JPH02500549A - ピン数の少ない高性能バスインターフェイス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ビン数の少ない高性能バスインターフェイス五豆韮笠 本発明は、一般に、コンピュータデータバスの分野に係り、より詳細には、両方 向通信を行なうことのできる高速バスに係る。殆どのバス、特に、並列フォーマ ットでデータを転送するための多数のラインを含んだバスにおいては、時間のウ ィンドウが設けられていてその間にバスのデータが有効となるようになっている 。同期バスにおいては、周期的に繰り返されるサイクルがこのようなバスのタイ ミングを取るためのベースとなり、これらサイクルの各々において、パスサイク ル当り一度アクティブとなる別々の信号によってウィンドウが通常形成される。

ウィンドウとウィンドウとの間の時間中に、バス上のデータは新たなレベルに変 化することができ、これは無効であると考えられる。

一般に、バス上のデータ通信は、データをバスに送るためのバスドライバと、バ スからデータを検索しそして記憶するための記憶装置とが含まれる。バスドライ バは、一般に２つの形式の１つを取ることができる。その一方の形式は、パスラ インを一方のレベル、例えば、アース電位にしか駆動することができず、従って 、他方のバスレベルを確立するためにはプルアップ即ちプリチャージ装置が必要 となる。他方の形式は、パスラインを両方のレベルに能動的に駆動し、プリチャ ージ即ちプルアップ装置を必要としない、バスドライバを制御するドライブ信号 が一方の状態にあるときに、バスドライバがイネーブルされ、バスドライバは、 バスドライバの入力端子に現われる入力データに対応するレベル（同じ又は反転 ）にバスを駆動する。

ドライブ信号が他方の状態にあるときには、バスドライバがディスエーブルされ て、バスドライバはバスの駆動を停止する。

バスドライバがイネーブルされる直後に、バス上のデータがまだ変化している間 に、データは無効であると考えられる。各々の特定のドライバ技術及びインター フェイス特性については、このデータ無効時間は比較的一定であり、バスの長さ やバスドライバの伝播遅延等の状態によって左右される。バスの周波数が増加す るにつれて、バスのサイクル時間が減少し、バスドライバのイネーブル時間が対 応的に減少する。従って、データが有効となるところのバスドライバイネーブル 時間の長さも減少する。

記憶装置は、ラッチ信号の作用に応答して、バスに現在あるデータを記憶する。

ラッチ信号は、バス上のデータが有効である間に記憶装置がデータを記憶するよ うにタイミング取りされねばならず、従来のやり方では、バスドライバがまだイ ネーブルされている間に記憶装置がデータを記憶するようにラッチ信号がタイミ ング取りされる。従って、従来の駆動信号は、ラッチ信号が作用された後にある “ホールド時間”中バスを駆動し続ける。集積回路チップの紐間のバスを駆動す るための従来のやり方は、バスドライバをディスエーブルする前にラッチを動作 させることである。というのは、バス上の電圧レベルは、バスが駆動されないと きに不定であり、このような時間中に、記憶装置は、バスドライバからバスを経 て転送されるべきデータを実際上記憶しないからである。

ホールド時間を得るためのバスドライバ及びラッチ信号の発生は、２つの別々の クロック信号を必要とする。即ち、その１つはラッチ信号に対するものでありそ してもう１つはラッチ信号を越えて延びる駆動信号に対するものである。しかし ながら、これら２つのクロック信号は、パスライン上の１方向通信についてしか 充分でない。同じパスライン上の完全な両方向通信においては、２つの記憶装置 ／バスドライバ対と、４つのクロック信号（各方向に２つの信号）とが必要とさ れる。

更に、バス上の１方向の通信に使用されるドライブ信号は、他方向の通信に使用 されるドライブ通信とオーバーラツプしてはならず、各方向の通信に使用される バスドライバがバスを同時に駆動しないようにしなければならない。例えば、ク ロックのスキューによってたとえほんの僅かな時間でもバスを同時に駆動した場 合には、ドライバ及びパスラインが電流スパイクを受けることとなり、第２のド ライブ信号によって転送されるデータの利用が遅れることになる。

両方向通信のための多数のクロックの発生は、その通信を全システムクロックに 対して同期しなければならない場合に更に複雑なものとなる０例えば、それ自身 のバスのタイミングがバスの素子の１つに関連しているようなシステムバスの場 合、両方向通信に必要な４つのクロック信号をこのシステムバスのタイミングに 同期しなければならなくなる。このような同期は、多数の理由で困難である。ま ず第１に、システムバスに使用されるクロックのサイクル時間は、両方向通信の 条件に合致する４つの別々のクロック信号を得るためにクロックサイクル時間を 更に細分化することが不可能となるほど短いものである。更に、これらのクロッ ク信号を得ることが可能な場合でも、それらのパルス巾は、素子の論理回路がそ れらに確実に応答できなくなるほど狭いものである。

１つの設計上の解決策は、各方向の通信に対して１つづつの合計２つの単一方向 性バスを使用することにより４つの別々のブロック信号の必要性をなくすことで ある。しかしながら、他方の単一方向性バスに対して別の組のラインを追加する ことにより、パスラインの本数と、これらラインに対して専用にしなければなら ないエリアとが２倍になる。更に、このようなバスの使用により、バスに接続さ れる部品におけるビンの本数が２倍になる。従って、例えば、２つの単一方向性 バスを用いて６４ビツトのデータを並列に転送するためには、単一の両方向性バ スに比べてインターフェイス当り更に６４本のビンが必要となる。

これら全て欠点の中で、ビンの本数が増加することが最も重大である。必要とさ れるビンの本数が単一の集積回路チップに支持することのできる本数を越えた場 合には、多数のチップを回路に対して使用しなければならない。これは、回路が 一般に多数のチップ間で分割されたときに低速で動作するために欠点となる。従 って、高速回路の設計には、チップの境界を横切る分割機能を回避するようにビ ンの所要本数を最少にする技術の開発をしばしば伴うことになる。プリント基板 上ではビンのためのスペースに制約があるので、ビンの本数は回路を設計する上 でしばしば制限ファクタとなる。

専用のユーザバスとメインシステムバスのような２つのバス間の高速バスインタ ーフェイスに対して所望される別の設計上の目標は、メインシステムバス上の出 力の中心のコピーをユーザバスに与えることである。これにより、ユーザバスに 接続された回路は、メインシステムバス上の種々のリソースの使用状態を監視す ることができる。この要求に合致するために、システムバスの各サイクル中にシ ステムバスからユーザバスへデータを転送しなければならない、ユーザバスが両 方向通信に対して単一のラインを使用する場合には、このバスは、システムバス サイクルの各サイクル中に２つの通信（各方向に１つずつ）を許すためにシステ ムバスの２倍の速度で動作しなければならない、この必要性により、タイミング の問題が更に重大なものとなる。

ユーザバスがシステムバスと同期されて、ユーザバスからシステムバスに出され たメツセージを含むトラフィックをシステムバス上に再現できる場合には、多数 の効果が得られる。このシステムの１つの効果は、システムバスの１つのユーザ が他の全てのユーザにシステムバストランザクションを監視できることである。

例えば、１つのユーザは、他のユーザの全てのメモリ書き込み動作をチェックす ることによりそのキャッシュメモリが有効であるよう確保することができる。ユ ーザは、他のユーザのシステムパストランザクションに対する関係においてそれ 自身のシステムパストランザクションを観察することがでジを送り、システムバ スを介してアクセスできるシステムバス整流器及び状態レジスタのようなノード リソースを容易に整合することができる。

そこで、本発明の目的は、ドライバがオーバーラツプすることなく高速両方向バ ス転送に必要とされるクロック信号の数を最少にすることである。

本発明の別の目的は、一方のバスが他方のバスの全てのトラフィックのコピーを 得ることができるように２つのバス間に高速データ転送を与えることである。

本発明の別の目的は、一方のバスに、該バスが他方のバスに送ったメツセージの 返送コピーを与えることである。

本発明の更に別の目的は、高速システムバスへのインターフェイスに必要とされ るビンの本数を最少にすることである。

本発明の更に別の目的及び効果は、その１部分が以下の説明に述べられそしてそ の１部分が以下の説明から明らかであり、或いは本発明を実施することによって 学び取ることができよう。

本発明の目的及び効果は、請求の範囲に特に指摘する手段及びその組み合わせに よって実現及び達成することができる。

１王立１１ 本発明は、各方向における転送のタイミングを入念に制御することによりビン端 子間の両方向転送を行なうことによって公知技術の問題及び欠点を解消するもの である。

これらの目的を達成するためそして本発明の目的によれば、ここに実施して広く 説明するように、本発明のインターフェイスシステムは、データを処理するため のユーザ部分を有するノ−ドと、繰り返しバスサイクル中にデータを伝播するシ ステムバスとに対する両方向通信を与える。このインターフェイスシステムは、 データを並列に転送するためにユーザ部分に接続されたノードバスと、システム バスとノードバスとの間に両方向通信を与えると共に、上記システムバス及びタ イミング手段に伝播される全てのデータのコピーをノードバスに与えるためにノ ードバスとシステムバスとの間に接続されたトランシーバ手段とを備えている。

このトランシーバ手段は、第１の単一方向性通信手段と、第２の単一方向性通信 手段とを備えており、第１の単一方向性通信手段は、各システムバスサイクルに 一度生じる第１のクロック信号のアクティブな部分に応答し、そしてノードバス に接続された入力端子と、システムバスに接続された出力端子とを有していて、 システムバスの選択されたサイクル中にシステムバスへ後で転送するためにノー ドバスからのデータを受け取るものであり、そして第２の単一方向性通信手段は 、各々のシステムバスサイクルに一度生じる第２のクロック信号のアクティブな 部分に応答し、そしてシステムバスに接続された入力端子と、ノードバスに接続 された出力端子とを有していて、システムバスの各サイクルに一度システムバス を経てノードバスへ伝播されるデータを転送するものであり、上記入力端子の各 々は、第１の単一方向性通信手段の出力端子の各々に接続され、そして上記出力 端子の各々は、第１の単一方向性通信手段の入力端子の各々に接続されている。

タイミング手段は、第１及び第２の単一方向性通信手段に接続され、そして第１ 及び第２のクロック信号な発生し、第１及び第２のクロック信号のアクティブな 部分が同時に生じないようにすると共に、第２クロツグ信号のアクティブな部分 によって第２の単一方向性通信手段がノードバスからシステムバスへ転送された データのコピーをノードバスへ返送するようにする。

本明細書に組み込まれてその１部分を構成する添付図面には、本発明の実施例が 示されており、これを参照して本発明の原理を以下に説明する。

図面の簡単な説明 第１図は、本発明によるシステムバスを含むデータ処理システムのブロック図、 第２図は、第１図のデータ処理システムにおけるノードのブロック図、 第３図は、第１図のデータ処理システムに用いられるタイミング信号を示すタイ ミング図、 第４図は、第２図のノードのデータインターフェイスを示すブロック図、 第５図は、第１図のデータ処理システムにおけるアービタを示すブロック図、 第６図は、第２図のデータインターフェイス及び第２図のノードバスに対するイ ンターフェイス回路の詳細なブロック図、第７図は、第２図に示すブロックデコ ーダ６３の１部分のブロック図、 第８図は、ＣＭＯ３出力回路を示す図、第９図は、ＣＭＯ３入力回路を示す図、 そして第１０図は第２図に示されたノードバス６７のためのタイミング信号を示 す図である。

ナしい　の 添付図面に１例として示された本発明の好ましい実施例を以下詳細に説明する。

Ａ、システム全体の説明 第１図は、本発明によるデータ処理システム２０の一例を示している。システム ２０の中心部はシステムバス２５であり、これは、多数のプロセッサと、メモリ サブシステムと、■／○システムとの間で通信を行なうことのできる同期バスで ある。

システムバス２５を介しての通信は、周期的なバスサイクルを用いて同期的に行 なわれる。システムバス２５に対する典型的なバスサイクルタイムは、６４ｎＳ である。

第１図において、システムバス２５は、２つのプロセッサ３１及び３５と、メモ リ３９と、１つのＩ１０インターフェイス４１と、１つのＩ１０ユニット５１と に接続される。Ｉ１０ユニット５３は、１１０バス４５及びＩ１０ユニットイン ターフェイス４１によりシステムバス２５に接続される。

データ処理システム２０の好ましい実施例では、中央アービタ（仲裁回路）２８ もシステムバス２５に接続されている。

アービタ２８は、幾つかのタイミング及びバス仲裁信号をシステムバス２５上の 他の装置へ直接供給し、ある信号をこれらの装置とで共有する。

第１図に示されたものは、硯在好ましいと考えられるものであり、必ずしも本発 明をこれに限定するものではない０例えば、Ｉ１０ユニット５３はシステムバス ２５に直接接続することができるし、アービタ２８は、本発明について述べるよ うに動作しなくてもよい。

本発明を説明する上で使用する用語として、プロセッサ３１及び３３、メモリ３ ９、Ｉ１０インターフェイス４１、及びＩ／○装置５１は、全て「ノード」と称 する。　ｒノード」とは、システムバス２５に接続されるハードウェア装置と定 義する。

本発明を説明するのに用いる用語によれば、「信号」又は「ライン」は、物理的 な配線の名称を指すものとして交換可能に用いられる。「データ」又は「レベル ｊという用語は、信号又はラインがとることのできる値を指すものとして用いら れる。

ノードは、システムバス２５を介して他のノードとの転送を実行する。「転送」 は、共通の送信器及び共通のアービタを分担する１つ以上の連続サイクルである ０例えば、あるノードがシステムバス２５上の別のノードから情報を得るために 開始する読み取り動作においては、第１のノードから第２のノードへコマンドを 転送した後に、ある程度の時間が経ってから、第２のノードから第１のノードへ １つ以上の戻りデータを転送することが必要である。

「トランザクションＪは、システムバス２５において実行される完全な論理的タ スクとして定められ、２つ以上の転送を含むことができる０例えば、コマンド転 送に続いて１つ以上の戻りデータ転送を行なう読み取り動作は１つのトランザク ションである。システムバス２５の好ましい実施例では、許容できるトランザク ションが種々のデータ長さの転送をサポートし、これは、読み取り、書き込みて マスクされた）、インターロッり読み取り、ロック解除書き込み及び割り込み動 作を含む。インターロック読み取りと、通常の即ち非インターロック読み取りと の相違は、特定位置に対するインターロック読み取りの場合にその位置に記憶さ れた情報を検索しそしてその後のインターロック読み取りコマンドによってアク セスをその記憶された情報に制限することである。アクセスの制限は、ロック機 構をセットすることによって行なわれる。その後のロック解除書き込みコマンド は、その指定の位置に情報を記憶し、そしてその位置においてロック機構をリセ ットすることによりその記憶された情報へのアクセスを復帰する。従って、イン ターロック読み取り／ロック解除書き込み動作は、ある種の読み取り一変更−書 き込み動作である。

システムバス２５は「保留された」バスであるから、他のノードカマ応答を待機 して浪費してしまうバスサイクルを使用できるようにすることにより、バスリソ ースを効率良く使用するよう促す。保留されたバスにおいては、１つのノードが トランザクションを開始した後に、そのトランザクションが完了する前に他のノ ードがバスにアクセスすることができる。従って、そのトランザクションを開始 するノードは、全トランザクション時間中バスを束縛するのではない。これに対 し、非保留バスの場合には、全トランザクション中バスが拘束される。例えば、 システムバス２５においては、ノードが読み取りトランザクションを開始しそし てコマンドの転送を行なった後に、そのコマンド転送が向けられるノードは、そ の要求されたデータを直ちに返送することができない。従って、コマンド転送と 、読み取リドランザクジョンの戻りデータ転送との間にバス２５のサイクルを使 用することができる。システムバス２５は他のノードがこれらのサイクルを使用 できるようにする。

システムバス２５を使用する場合に、各ノードは、情報の転送を行なうために異 なった役割を果たすことができる。これらの役割の１つが「コマンダ」であり、 これは現在処理中のトランザクションを開始したノードとして定義される。例え ば、書き込み又は読み取り動作においては、コマンダは、書き込み又は読み取り 動作を要求したノードであり、これは、必ずしもデータを送信もしくは受信する ノードでなくてもよい。システムバス２５の好ましいプロトコルにおいては、ノ ードは、たとえ別のノードがトランザクションのあるサイクル中にシステムバス ２５の所有権をもったとしても全トランザクションを通じてコマンダとして保持 される。例えば、あるノードは、読み取りトランザクションのコマンド転送に応 答してデータ転送中にシステムバス２５の制御権をもつが、このノードはバスの コマンダとはならない。むしろ、このノードは「レスポンダ」と称する。

レスポンダはコマンダに応答する。例えば、コマンダがノードＡからノードＢに データを書き込むための書き込み動作を開始した場合には、ノードＢがレスポン ダとなる。更に、データ処理システム２０においては、ノードが同時にコマンダ 及びレスポンダとなることがある。

送信器及び受信器は、個々の転送中にノードがとる役割を果たす。「送信器」は 、転送中にシステムバス２５に出される情報のソースであるノードとして定義さ れる。「受信器」は、送信器の相補的なものであり、転送中にシステムバス２５ に出された情報を受信するノードとして定義される。例えば、読み取りトランザ クション中に、コマンダは、最初、コマンドの転送中に送信器となりそして戻り データの転送中に受信器となる。

システムバス２５に接続されたノードがシステムバス２５上で送信器になろうと する場合には、そのノードが中央のアービタ２８とその特定ノードとの間に接続 された２本の要求ラインＣＭＤ　ＲＥＱ　（コマンド要求）及びＲＥＳ　ＲＥＱ 　（レスポンダ要求）の一方を肯定する。一般に、ノードは、そのＣＭＤ　ＲＥ Ｑラインを用いてコマンダとなることを要求しそしてシステムバス２５を介して トランザクションを開始し、モしてノードは、そのＲＥＳ　ＲＥＱラインを用い てレスポンダとなってデータ又はメツセージをコマンダへ返送する。一般に、中 央アービタ２８は、どのノードがバスへのアクセスを要求しているか（即ち、ど の要求ラインが肯定されたか）を検出する。

次いで、アービタは、肯定された要求ラインの１つに応答して、優先順位アルゴ リズムに基づいてバス２５への対応するノードアクセスを許可する。好ましい実 施例では、アービタ２８は、２つの独立した円形の待ち行列を維持し、即ち、そ の一方の待ち行列はコマンダ要求に対するものでありそしてもう一方はレスポン ダ要求に対するものである。好ましくは、レスポンダ要求はコマンダ要求よＩＪ も優先順位が高く、コマンダ要求の前に処理される。

コマンダ要求ライン及びレスポンダ要求ラインは仲裁信号であると考えられる。

第１図に示すように、仲裁信号は、中央アービタ２８から各ノードへ送られるポ イント−ポイントの条件に応じた許可信号と、マルチパスサイクル転送を実行す るシステムバス拡張信号と、例えば、メモリのようなノードがシステムバス上の トラヒックを瞬間的に維持できなくなったときに新たなバストランザクションの 開始を制御するシステムバス抑制信号とを含む。

システムバス２５を構成することのできる他の形式の信号は、情報転送信号、応 答信号、制御信号、コンソール／フロントパネル信号、及び幾つかの種々の信号 を含む。情報転送信号は、データ信号、現在サイクル中にシステムバスで行なわ れるファンクションを表わすファンクション信号、コマンダを識別する識別子信 号、及びパリティ信号を含む。応答信号は、一般に、データ転送の状態を送信器 に通知するための受信器からの確認信号を含む。

制御信号は、クロック信号と、低いライン電圧又は低いＤＣ１！圧を示す信号の ような警報信号と、初期化中に使用されるリセット信号と、ノード欠陥信号と、 バスのアイドリングサイクル中に用いられる欠陥信号と、エラー欠陥信号とを含 む、コンソール／フロントパネル信号は、直列データをシステムコンソールに送 信したりそこから受信したりするための信号と、始動時にブートプロセッサの特 性を制御するためのブート信号と、システムバス２５上のプロセッサの消去可能 なＦＲＯＭを変更できるようにする信号と、フロントパネルのＲＵＮ　ＬＩＧＨ Ｔを制御する信号と、あるノードのクロック論理回路にパッチリ電力を供給する 信号とを含む。その他の信号としては、スペア信号に加えて、各ノードがその識 別コードを定めることができるようにする識別信号を含む。

第２図は、システムバス２５に接続されたノード６０の一例を示している。ノー ド６ｏは、プロセッサであってもよいし、メモリであってもよいし、Ｉ１０ユニ ットであってもよいし。

Ｉ１０インターフェイスであってもよい。第２図に示す例では、ノード６０は、 ノードに特定の論理回路６５と、ノードバス６７と、データインターフェイス６ １及びグロックデコーダ６３を含むシステムバスインターフェイス６４とを儂え ている。データインターフェイス６１、クロックデコーダ６３及びノードバス６ ７は、システムバス２５に接続されたノードのための標準的な要素であるのが好 ましい。ノードに特定の論理回路６５は、システムバスインターフェイス６４と は異なった集積回路を用いており、好ましくは、ノードの特定の機能を実行する ようにユーザによって指定された回路に加えて、ノードバス６７にインターフェ イスする標準的な回路を含んでいる。一般に、データインターフェイス６１は、 ノード６０とシステムバス２５との間の主たる論理的及び電気的なインターフェ イスであり、クロックデコーダ６３は中央で発生されるクロック信号に基づいて ノード６０ヘタイミング信号を供給し、ノードバス６７はデータインターフェイ ス６１とノードに特定の論理回路６５との間の高速インターフェイスをなす。

第２図に示されたノード６０及びシステムバスインターフェイス６４の好ましい 実施例では、グロックデコーダ６３は、システムバス２５を経て送られるべき信 号を形成するための制御回路を含んでおり、中央アービタ２８から受け取ったク ロック信号を処理して、ノードに特定な論理回路６５及びデータインターフェイ ス６１のためのタイミング信号を得るようにする。

クロックデコーダ６３によって得られたタイミング信号は中央で発生されたクロ ック信号を用いているので、ノード６０は、システムバス２５と同期して作動す る。

第３図は、１つのバスサイクル、クロックデコーダ６３によって受け取ったグロ ック信号、及びグロックデコーダ６３によって発生される幾つかのタイミング信 号を示すタイミング図である。クロックデコーダ６３によって受け取られるクロ ック信号は、第３図に示すように、Ｔｉｍｅ　Ｈ信号、ＴｉｍｅＬ信号及びＰｈ ａｓｅ信号を含む。Ｔｉｍｅ　Ｈ及びＴｉｍｅＬは、基本的なりロック信号の逆 数であり、モしてＰｈａｓｅ信号は、基本的なグロック信号を３で分割すること によって得られる。クロックデコーダ６３によって発生されたタイミング信号は 、Ｃ１２、Ｃ２３、Ｃ３４、Ｃ４５、Ｃ５６及びＣ６１を含み、これらは全て第 ３図に示されている。データインターフェイス６１によって要求されバスサイク ル当たり一度生じるこれらのタイミング信号は、データインターフェイス６１に 送られ、そしてデータインターフェイス６１に送られたタイミング信号と等価な ものを含む１組のタイミング信号がバッファされて、ノードに特定の論理回路６ ５に送られる。バッファ動作の目的は、ノードに特定の論理回路６５がタイミン グ信号を不適切にロードすることによってシステムバスインターフェイス６４の 動作に悪影響を及ぼさないようにすることである。クロック６３は、クロック信 号を使用して、各バスサイクルごとに６つのサブサイクルを形成し、そしてこれ らのサブサイクルを使用して、６つのタイミング信号ＣＸＹを形成する。但し、 Ｘ及びＹは、１つのタイミング信号を形成するように合成される２つの隣接する サブサイクルを表わしている。

システムバスの各ノードは、そのクロックデコーダ６３によって発生されたそれ 自身の対応する１組のタイミング信号を有している０通常、対応する信号は、シ ステム全体を通じて各ノードごとに全く同じ時間に生じるが、クロックデコーダ ６３と多数のノードの他の回路との間の変動により対応する信号間にタイミング 変動を招く、これらのタイミング変動は、一般に「グロックスキュー」として知 られている。

第４図は、データインターフェイス６１の好ましい実施例を示している。データ インターフェイス６１は、ノードバス６７の各ラインとシステムバス２５の各ラ インとの間に両方向性の高速インターフェイスを与えるための一時的な記憶回路 及びバス駆動回路の両方を含んでいる。第４図に示すように、データインターフ ェイス６１は、ノードバス６７からシステムバス２５への通信路を形成するため に記憶要素７０及び７２とシステムバスドライバ７４とを備えているのが好まし い、又、データインターフェイス６１は、システムバス２５からノードバス６７ への通信路を形成するために記憶要素８０及びノードバスドライバ８２も備えて いる。データインターフェイス６１の説明で用いたように、「記憶要素Ｊという 用語は、一般に、透過ラッチやマスター／スレーブ記憶要素のような双安定性の 記憶装置を指すものであって、特定の手段を指すものではない。当業者であれば 、どの形式の記憶要素が適当であるか明らかであろう。

第４図に示すように、記憶要素７０は、その入力がノードバス６７からデータを 受け取るように接続されそしてその出力が記憶要素７２の入力に接続される。記 憶要素７２の出力は、システムバスドライバ７４の入力に接続され、そしてその 出力はシステムバス２５に接続される。記憶要素７０及び７２は、クロックデコ ーダ６３によって発生されたタイミング信号から導出されるノードバス制御信号 ７６及び７８によって各々制御される。記憶要素７０及び７２は、ノードバス６ ７からシステムバス２５ヘデータをパイプライン動作するための２段の一時的な 記憶手段を形成する。種々の個数の記憶段を使用することもできる。

システムバスドライバ７４は、システムバスドライバイネーブル信号７９によっ て制御される。システムバスドライバイネーブル信号７９の状態により、システ ムバスドライバ７４の入力は、その出力に接続されて記憶要素７２の出力のデー タをシステムバス２５に転送するか、又はその出力からデカップルされる。シス テムバスドライブイネーブル信号７９がシステムバスドライバ７４の入力と出力 をデカップルするときには、システムバスドライバ７４がシステムバス２５に高 インピーダンスを与える。又、システムバスドライブイネーブル７９は、システ ムバス２５から受け取′ったクロック信号と、ノードに特定の論理回路６５から 受け取った制御信号とに基づいてクロックデコーダ６３によって発生される。

記憶要素８０は、その入力端子がシステムバス２５に接続されそしてその出力端 子がノードバスドライバ８２の入力に接続される。ノードバスドライバ８２の出 力はノードバス６７に接続されて戻される。好ましくは、透過ラッチである記憶 要素８０は、クロックデコーダ６３によって発生されたタイミング信号から導出 されるシステムバス制御信号８５によって制御される。ノードバスドライブ信号 ８７は、システムバスドライブ信号７９がシステムバスドライバ７４を制御する のと同様にノードバスドライバ８２を制御する。従って、ノードバスドライバ信 号８７に応答して、ノードバスドライバ８２はその入力をその出力に接続するか その入力をその出力からデカップルし、ノードバス６７に高インピーダンスを与 える。

システムバス２５を経ていかにデータが転送されるかを説明するために、システ ムバスドライブイネーブル信号７９と制御信号８５との間の関係を理解すること が重要である。ここに示す実施例では、この関係が第３図に示されている。シス テムバスドライブイネーブル信号７９は、通常、バスサイクルの始めから終りま で導出される。新たなデータは、バスサイクルにおいてドライバ伝播及びバス安 定時間が経過した後のある時間にシステムバス２５から受け取られるようになる 。好ましい実施例においては、記憶要素８ｏは透過ラッチである。制御信号８５ は、クロックＣ４５と論理的に透過である。バスのタイミングは、制御信号８５ が否定される若干前にシステムバス２５のデータが受け取られるように確保する 。記憶要素８０は、制御信号８５を否定する前の少なくとも設定時間に安定して いて且つ制御信号８５を否定した後の保持時間中安定したまきであるバスデータ を記憶する。

ノードバス６７は、ノードに特定の論理回路６５とシステムバス２５との間でデ ータインターフェイス６１により両方向性のデータ転送を行なうことのできる非 常に高速度のデータバスであるのが好ましい。第２図に示されたノード６０の好 ましい実施例では、ノードバス６７は、システムバスインターフェイス６４とノ ードに特定の論理回路６５との間の点７点接続を形成する相互接続手段である。

然し乍ら、本発明によれば、このような点７点相互接続は必要とされない。

第５図は、システムバス２５に接続された中央アービタ２８の好ましい実施例を 示している。中央アービタ２８は、システムバス２５のためのクロック信号を発 生すると共に、システムバス２５上のノードに対するバスの所有者関係を許可す る。

中央アービタ２８は、仲裁回路９０と、クロック回路９５と、発振器９７とを備 えているのが好ましい。発振器９７は、基本的なりロック信号を発生する。クロ ック９５は、仲裁回路７１のタイミング信号と、システムバス２５上でタイミン グをとるための基本的なＴｉｍｅ　Ｈ，Ｔｉｍｅ　Ｌ及びＰｈａｓｅクロック信 号とを発生する。仲裁回路７１は、コマンダ及びレスポンダの要求信号を受け取 り、システムバス２５にアクセスしようとしているノード間の競合の仲裁を果た し、そしてコマンダ及びレスポンダの要求に対する上記待ち行列を維持する。又 、仲裁回路は、幾つかの制御信号をクロック９５へ供給する。

Ｂ、バスインターフェイス回路 ノード６ｏにおいては、第２図及び第４図に示すように、各々のデータインター フェイス６１は、単一ビン端子によってシステムバス２５の対応するラインに接 続されている。この接続は直接性なうこともできるが、本発明を理解する上で関 わりのない幾つかの理由で、抵抗を介して行なわれるのが好ましい。

本発明の背景技術で述べた理由により、システムバス２５のラインに対応するノ ードバス６７のラインについては、各々のデータインターフェイス６１が単一ビ ン端子によってノードバス６７の対応するラインに接続されるのが望ましい、単 一ビン端子を使用することにより、ノードバス６７は２つの並列バスではなくて 単一の両方規制バスとすることができ、必要とされるビン又は端子の数を最少に することができる。更に、ノードバス６７に接続された回路は、２つの並列バス にインターフェイスするのに必要なビンの本数の増加を満足するだけのために多 数の集積回路チップ間で分割する必要がなくなる。

更に、本発明の背景技術で述べた理由で、単一ビン端子と単一ビン端子との両方 向転送を達成するための回路の設計は、ノード６ｏによってシステムバス２５に 与えられるデータを含むシステムバス２５からの全てのデータ又はメツセージの コピーをノードバス６７上に出力しようとすることによって更に複雑化される。

このようにすることにより、ノードに特定の論理回路６５はシステムバス２５上 の全てのデータ又はメツセージを観察することができ、これ・はシステムバス２ ５を管理する上で役立つ。システムバス２５上の全てのデータ又はメツセージが ノードに特定の論理回路６５に使用できるようにすることにより、ノード６ｏは 、データ処理システム２０のどのリソースが使用されそしてこれらのプロセスが どこで使用されるかを知ることができ、システムバス２５の使用についてのある 自己管理技術を実施することができる。

更に、システムバス２５の各ラインについて単一ビン端子を経てデータインター フェイス６１とシステムバス２５との間に両方向通信を与えることにより、ノー ドに特定の論理回路６５はシステムバス２５に対してそれ自身のメツセージを監 視しそして受け取ることができる。又、このような接続により、ノードに特定の 論理回路６５はシステムバス２５によってそれ自身にメツセージを送ることがで き、他のノードがこれらのトランザクションを監視できるようにする。

ノードバス６７に対しシステムバス２５がサイクルごとに監視できるということ についての別の利点は、キャッシュのコヒレント性を維持することである。この 使用について、あるノードがシステムバス２５を通してアクセスできるメモリ位 置の内容を変更する場合に、他のノードはこのようなアクセスを監視し、それ自 身のキャッシュがこれらメモリ位置のコピーを含んでいるかどうかを判断するこ とができる。

単一ビン端子接続を与えると共に、システムバス２５の各サイクル中に両方向転 送機能を与えるためには、ノードバス６７は、本発明の背景技術で述べたように 、システムバス２５の２倍の速度で動作しなければならない、それ故、ノードバ ス６７はシステムバス２５よりも転送時間が短くなければならない。

本発明の好ましい実施例において、システムバス２５に対するサイクルタイムが ６４ナノ秒である場合に、例えば、ＣＭＯ８回路より成るシステムバスインター フニイス６４についてシステムバスインターフェイス６４内の回路の要求により ６個のサブサイクルしか使用することができない。２つのサブサイクルを各々カ バーする６個のタイミング信号Ｃ１２、Ｃ２３、Ｃ３４、Ｃ４５、Ｃ５６及びＣ ６１は、ノードバス６７のタイミングどりのために形成される。

２対のクロックサイクルを必要とする従来の両方向バス転送方法においては、こ れらの信号を形成するのに必要なタイミングは、第３図のタイミング信号又は６ 個のサブサイクルに基づく他の信号を用いて実施することが困難である。実際に 、このような実施は、第３図に示すタイミング信号よりも長さの長い特殊なタイ ミング信号をドライバに対して形成するが（例えばＣ１２３のようなサブサイク ル３つ分の長さの信号）或いはこれらのタイミング信号より短いラッチ制御信号 を形成する（例えばＣ１又はＣ２のような単一サブサイクル信号）ことによって しか行なうことができない、最初の場合には、２つの別々のドライバが同じ時間 にバスを駆動する確率が高くなる。というのは、ドライバを制御するためにより 長いブロック信号（例えば、Ｃ１２３及びＣ４５６）が必要となるからであり、 そしてクロックのスキューによってこれらの信号がオーバーラツプしてバスを同 時に駆動するからである。第２番目の場合には、短いタイミング信号が論理回路 によって効率的に使用されるに足る長さでないか、又はラッチが動作する前にド ライバからラッチへデータを伝播できるに充分な長さでないことがある。

従って、従来のバス駆動方法では、少なくとも８個のサブサイクルから得られる ようなタイミング信号が必要とされている。

これは、３つのサブサイクルよりなる２つのドライバ信号を１つのサブサイクル で分離してオーバラップを防止できるようにし、ラッチ制御信号は３つのサブサ イクルより成るドライブ信号の最初の２つの間持続することができる。

本発明は、集積チップの境界を横切ってデータを転送する問題についてこれまで 利用されていないパスラインの減少を使用することにより、サブサイクルの数に 制約があったり他の回路的な制約があったりする時の両方向データ転送の問題を 解消することができる。ノードバス６７の各ラインは、典型的に、５−１０ｐＦ の本来のキャパシタンスを有している。この本来のキャパシタンスは、バスがバ スドライバによって特定のレベルまでもはや実際に駆動されなくなった後でもパ スライン上に適当な電圧レベルを維持するのに使用できるものであることがわか った。パスラインに本来あるキャパシタンスで電荷を蓄積するためには、そのキ ャパシタンスの導電部のインピーダンスを高くしなければならない。一般に、バ スの放電路は、そのバスに接続された記憶素子の入力及びドライバの出力を通る ものである。更に、入力及び出力インピーダンスの高い装置、特に、パスライン に数ｐＦのキャパシタンスを追加するようなＣＭＯ８装置を使用することにより 、パスラインの本来のキャパシタンスを用いて、バスに出されるデータが、バス ドライバがらドライブ信号が取り去られた後でも有効となるような時間を拡張で きることがわかった。

インターフェイス装置は、バスの種々のラインに各々対応する複数のバスドライ バを備えている。各ドライバは、対応するパスラインを２つの電圧レベルのいず れかへ駆動することができる。第６図は、ノードに特定の論理回路６５及びデー タインターフェイス６１内の回路に接続されたバス６７の１本のラインを示す一 例である。既に述べたバスドライバ８２は、バス６７のそのラインに接続されて 示されている。バスドライバ８２は、記憶素子８０からノードバス６７のライン に転送されるべき入力データを保持するための入力端子９０と、ノードバス６７ のラインに実際に接続されたバスインターフェイス端子９２とを備えている。バ スドライバ８２は、第４図にＤＲＩ　ＶＥ８７と示されそして第６図に特にＣ６ １として示されている２状態ドライブ信号を受け取るイネーブル端子９４も有し ている。

第３図は、信号Ｃ６１のタイミングを示している。Ｃ６１が高レベルであるとき （レベルの指示は通常通りのものであり特に必要とされるものではない）、出力 端子９２がノードバス６７の対応するラインを入力データに基づいてレベルの１ つに駆動する。信号Ｃ６１が低レベルであるときは、バスドライバ８２がパスラ インの駆動を停止し、ノードバス６７のラインを高インピーダンスにする。

又、インターフェイス装置は、バスの種々のラインに対応する複数のラッチも備 えている。第６図に示すように、記憶素子１１０はドライバ８２と同じノードバ ス６７のラインに接続される。記憶素子１１０は、ノードバス６７のそのライン に接続された入力端子１】２を有し、そのラインに高インピーダンスを与える。

又、記憶素子１１０は、第６図にＣ６１と示された制御信号を受け取るための制 御端子１１４も有している。端子】１４に制御信号が現われると、記憶素子１１ ０は、その制御信号が作動されたときに（即ち、Ｃ６１がデアサートされたとき に）ノードバス６７の対応するライン上のレベルを記憶する。一般に、制御信号 は、立上り縁又は立ち下がり縁のような１個で両方ではない）状態と状態との間 の単一の送信中に作動される。

更に、インターフェイス装置は、複数のラッチに接続された信号発生手段も備え ており、該手段は、バスドライバの入力端子に現われる入力データをバスを通し てラッチへ転送するためのドライブ及び制御信号を発生する。第７図は、信号Ｃ ６１を導出するための回路を含むクロックデコーダ６３の１例を示す。第７図に おいて、Ｔｉｍｅ　Ｌ信号はバッファ１３０を通して受け取られ、３ビツトシフ トレジスタ１３２のクロック入力に接続される。ＰＨＡＳＥ信号は、バッファ１ ３４を通過した後、シフトレジスタ１３２のデータ入力端子に送られる。このレ ジスタのＱｌ、Ｑ２及びＱ３出力はバッファ１４０．１３８及び１３６を追加し 、各々Ｃ１２、Ｃ３４及びＣ５６信号を形成する８シフトレジスタ１３２のＱ１ 出力は、３ビツトシフトレジスタ１４２のデータ入力を与え、そのクロック入力 はバッファ１４４を通してＴＩＭＥ　Ｈ信号に接続される。レジスタ１４２のＱ ｌ、Ｑ２及びＱ３出力はバッファ１５０．１４８及び１４６に通されて、各々、 Ｃ２３、Ｃ４５及びＣ６１信号を形成する。第３図に示すように、好ましい実施 例では、クロック信号Ｃ６１のアクティブな部分は、システムバス２５のサイク ルの約１／３の間続く。

信号発生手段は、対応する制御信号が作動されるときと実質的に同時にドライブ 信号を第１状態から第２状態に切り換えるための第１手段を備えている。換言す れば、ドライブ信号はラッチ信号の後に付加的なサブサイクルを維持する必要が ない。

好ましい実施例において、クロックデコーダ６３は、ドライバ及び制御信号の両 方に対してタイミング信号Ｃ６１を発生する。

前記したように、データインターフェイス６１へ送られるタイミング信号Ｃ６１ と、ノードに特定の論理回路６５、ひいては、記憶素子１１０に送られるタイミ ング信号Ｃ６１とを分離することが好ましい。しかしながら、これら両方のタイ ミング信号は実質的に同じである。この信号の分離により、ノードに特定の論理 回路６５の特性が、例えば、ノード動作が不適切なためにデータインターフェイ ス６１に与えられるタイミング信号を変えてしまったり、クロックデコーダ６３ のタイミング信号によるデータインターフェイス６１の作用に悪影響を及ぼした りすることが防止される。

従来技術とは異なり、パスラインに対して別々のドライバ保持時間が設けられな い。このように別々のドライバ保持時間がないことが本発明によって可能となる 理由は、ノードバス６７がもはや実際に駆動されないときでもこれらラインのレ ベルを維持するようにパスラインの本来のキャパシタンスが使用されるからであ る。ノードバス６７のラインに対する放電路は、記憶素子１１０の高入力インピ ーダンスと、バスドライバ８２がイネーブルされたときの該バスドライバの高出 力インピーダンスとを通るものであるから、ノードバス６７のラインに現われる 電圧レベルは所定時間中比較的一定に保たれるにの時間は、本来のバスキャパシ タンスと、ドライバ８２及び記憶素子１１０のキャパシタンス及びインピーダン ス等から計算することができる。

バスドライバ８２の出力回路は第８図に示すようなＣＭＯＳドライバであるのが 好ましい。この回路は、直列接続されたｐチャンネルプルアップトランジスタ２ ００及びｎチャンネルプルダウントランジスタ２１０を含んでいる。ｎチャンネ ルトランジスタ２００は、供給電圧Ｖｃｃと出力端子９２との間に接続された電 流路を有している。ｎチャンネルトランジスタ２１０は、出力端子９２と基準端 子との間に接続された電流路を有している。

プリバッファ２２０は、ｎチャンネルトランジスタ２００のゲートを制御するた めのＧＡＴＥ　Ｔ信号と、ｎチャンネルトランジスタ２１０のゲートを制御する ためのＧＡＴＥ　Ｎ信号とを送信する。バスドライバ８２がイネーブルされると 、ＧＡＴＥ　Ｐ及びＧＡＴＥ　Ｎ信号は各々トランジスタ２００及び２１０を制 御して、ノードバス６７を“ｌ”又は″０″データに対応する高レベル又は低レ ベルへ移動する。特に、ノードバス６７は低レベルに移動されるべきときには、 ＧＡＴＥ　Ｐ及びＧＡＴＥ　Ｎ信号は高レベル（Ｖｃｃに近い）にされ、ノード バス６７は高レベルに駆動されるべきときには、ＧＡＴＥＰ及びＧＡＴＥ　Ｎ信 号が低レベル（接地レベルに近い）にされる。バスドライバ８２がディスエイプ ルされると端子９０は出力端子９２からデカプルされ、プリバッファ２２０はＧ ＡＴＥＰ信号を高レベルにセットしそしてＧＡＴＥ　Ｎ信号を低レベルにセット する。これにより、両トランジスタ２００及び２１０がディスエーブルされ、典 型的に数メガオームの高インピーダンスがノードバス６７に与えられる。

ラッチ１１０の入力回路は標準的な０Ｍ０３回路であるのが好ましい。この−例 が、第９図に、ｎチャンネルトランジスタ２３５及びｎチャンネルトランジスタ ２３７より成るインバータ回路２３０で示されている。第９図の回路の典型的な 入力インピーダンスも数メガオーム程度である。

第８図に示されたＣＭＯＳドライバ回路を有するドライバ８２を使用すると共に 、第９図に示されたＣＭＯ３入力回路を有する記憶素子１１０を使用することに より、データは実際上“ホールド時間”の間にノードバス６７上に維持され、従 って、制御信号（Ｃ６１）の立ち下がり縁に、記憶素子１１０は、たとえバスド ライバ８２がそのドライブ信号（Ｃ６１）によってディスエーブルされていても そのレベルを記憶する。このように、“ホールド時間”は、従来のバスドライブ 回路において“ドライバ非オーバーラツプ時間”と通常考えられていたものとオ ーバーラツプする。

タイミングは、データがバス上で有効であるときの“ウィンドウ”中に制御信号 が作動されるよう確保するのが好ましい。

しかしながら、ここに示すように、本発明の回路では、バスドライバ８２がノー ドバス６７を実際に駆動するのを停止する時点を通り越してこの運動を拡張する ことができる。

ノードバス６７のその同じラインを経ての両方向通信については、ノードに特定 な論理回路６５からシステムバス２５ヘデータを送信するために別のドライバ／ 記憶素子対が必要とされる。第６図に示すように、ノードに特定の論理回路６５ は、入力端子１２１と、出力端子１２２と、イネーブル端子１２４とを有するド ライバ１２０を備えている。バスドライバ１２０はバスドライバ８２と構造的に 同様であるのが好ましい。バスドライバ１２０の入力端子１２１は、記憶素子１ ３０から受け取るものとして第６図に示された第２の入力レベルを、バスドライ バ１２０の出力端子が接続されるノードバス６７の同じラインに接続したままに 保持する。第６図に示す本発明の実施例では、イネーブル端子１２４は、クロッ クデコーダ６３から送られるタイミング信号Ｃ３４に接続される。

データインターフェイス６１は、バスドライバ１２０に対して相補的なものとし て記憶素子７ｏを備えているのが好ましい、記憶素子７０は、入力端子７１及び 制御端子７５を有している。第６図に示された本発明の実施例では、制御端子７ ５に現われる制御信号は信号Ｃ３４である。

両方向通信を果たすためのインターフェイス装置の信・号発生手段は、バスドラ イバ８２及び１２０の各々の入力に現われるデータをノードバス６７へ転送する ために、記憶素子７０及び１１０とバスドライバ８２及び１２０とに対して別々 のドライバ制御信号を発生する。この信号発生手段は、（１）１つのバスドライ バに対するドライブ信号を、対応する制御信号が作動されるのと実質的に同時に 第１状態と第２状態との間で切り換え、（２）対応するラッチの制御信号が作動 されるのと実質的に同時に他のバスドライバに対してドライブ信号を第１状態と 第２状態との間で切り換え、そして（３）第１及び第２のドライブ信号が同時に 第１状態にならないよう確保するための手段を備えている。

クロックデコーダ６３は、第７図に示すように、タイミング信号Ｃ６１及びＣ３ ４を発生し、これらは第３図から明らかなようにオーバーラツプしない。実際に は、タイミング信号Ｃ３４とＣ６１との間にはサブサイクル２及び５に対応する 時間周期があり、これらの時間周期は、ノードバス６７がバスドライバ８２及び １２０によって同時に駆動されないよう確保する。

全体的な両方向データ転送動作と、データインターフェイス６１を通る他の転送 に対する関係とが第１０図のタイミング図から理解されよう、第１０図において 、タイミング信号Ｃ１２ないしＣ６１と、現在及び手前のシステムバスドライバ イネーブル信号と、システムバス２５上の有効データの周期と、制御信号８５と が示されている。タイミング信号ｃ４５がサブサイクル５の終わりにデアサート すると、システムバス２５上のデータが有効となり、透過的なラッチ８０がその 有効データを捕獲する。次いで、このデータはノードバス６７へ送られ、その間 にタイミング信号Ｃ６１がアクティブとなる。というのは、このタイミング信号 は、ＤＲＩＶＥ８７と示されているようにバスドライバ８２をイネーブルするか らである。サブサイクルｌの終わりに、即ちタイミング信号Ｃの５１がデアサー トされたときに、記憶素子１１０はノードバス６７がらのデータを捕獲する。こ のように、システムバス２５がらのデータは、システムバス２５の各サイクルご とに１度記憶素子１１０を転送される。

この同じシステムバスサイクルのサブサイクル３及び４の間に、タイミング信号 Ｃ６１はアクティブでばないが、バスドライバ１２０は記憶素子１３０のデータ をノードバス６７に転送している。第６図に示すように、Ｃ３４がアサートされ ると、バスドライバ１２０をイネーブルする。サブサイクル４の終わりに、Ｃ３ ４がデアサートされると、バスドライバ１２０によってノードバス６７に転送さ れたデータは、第１０図に示す制御信号７５により、記憶素子７ｏに捕らえられ る。その後、サブサイクル２の終わりに、記憶素子７０のデータは、ノードがバ スへのアクセス権を得てＧＣ１２がアサートされる場合に、記憶素子７２によっ て捕らえられる。

Ｃ，インターフェイスシステム 本発明のインターフェイスシステムは、ノードとシステムバスとの間に両方向の 通信を与える。システムバス２５のようなシステムバスは繰返しのバスサイクル 中にデータを伝播し、ノード６０のようなノードは、このデータを処理するため のノードに特定な論理回路６５のようなユーザ部分を有している。

インターフェイスシステムは、ノードバス６７のようなノードバスを備えており 、これはノードに特定の論理回路６５に接続されて、データを並列に転送する。

本発明のインターフェイスシステムによれば、システムバスとノードバスとの間 で両方向通信を与えると共に、システムバスを経て伝播された全てのデータのコ ピーをノードバスへ伝播するためのトランシーバ手段がノードバスとシステムバ スとの間に接続される。本発明の好ましい実施例において、データインターフェ イス６１はこのような両方向通信を与える。

本発明によれば、トランシーバ手段は、第１及び第２の単一方向性通信手段を備 えている。第１の単一方向性通信手段は、ノードバスに接続された入力端子と、 システムバスに接続された出力端子とを有しており、システムバスの選択された サイクル中にシステムバスへ転送されるべきノードバスからのデータを受け取る 。第４図及び第６図に示すように、本発明の好ましい実施例において、第１の単 一方向性の通信手段は、記憶素子７０及び７２と、バスドライバ７４とを備えて いる。記憶素子７０の入力端子７１はノードバスに接続されている。記憶素子７ ０の出力は記憶素子７２に接続されている。バスドライバ７４は記憶素子７２の 出力に接続され、システムバス２５に接続された出力端子７７を有している。

上記したように、データは、クロックＣ３４の作用部分（例えば立ち下がり時間 ）の間にノードバス６７がら記憶素子７０へ受け取られる。次いで、このデータ は、第１０図に示すように信号ＧＣ１２によって作用されたときに記憶素子７２ へ転送される。信号ＧＣ１２は、２つの信号Ｃ１２及びＧＣ１２ＥＮの論理積で ある。第３図及び第１０図に示されたＣ１２信号は、クロックデコーダ６３によ って発生されるタイミング信号の１つであり、ＧＣ１２ＥＮは、これがアクティ ブなときに、ノード６０がシステムバス２５上の送信器であって且つデータをデ ータインターフェイス６１がらシステムバス２５へ転送できることを指示する信 号である。ＧＣ１２信号は、アービタ２８及びノードに特定な論理回路６５がら の信号を用いてグロックデコーダ６３によって発生される。

第４図及び第６図に示すように、ドライバ７４は、システムバスドライブイネー ブル７９と称するドライブ信号をその入力に受け、この信号は、クロックデコー ダ６３がら受け取られると共に、記憶素子７２内のデータをシステムバス２５に 転送させる。システムバスドライブイネーブル７９の信号は、ノードに特定の論 理回路６５がらの要求と、データ処理システム２０から受け取った幾つかの許可 信号とに基づくものである。従って、データは、ノード６０が送信器であるとき にシステムバス２５のサイクル中にのみシステムバス５に転送される。

本発明によれば、第２の単一方向性の通信手段は、システムバスに接続された入 力端子と、ノードバスに接続された出力端子とを有している。第２の単一方向性 通信手段の入力及び出力端子は、各々、第１の単一方向性通信手段の対応する出 力及び入力端子に接続される。第２の単一方向性通信手段は、システムバスを経 て伝播されたデータを、システムバスの各サイクルに一度ノードバスへ転送する 。

第４図及び第６図に示すように、記憶素子８ｏは、システムバス２５に接続され た入力端子を有しており、クロックデッコーグ６３から受け取ったクロック信号 Ｃ４５によってイネーブルされる。バスドライバ８２の出力端子９２はバス６７ によってノードに接続されると共に、対応する記憶素子７０の入力端子７１に接 続される。バスドライバ８２のイネーブル端子９４はＣ６１信号に接続される。

本発明のインターフェイスシステムは、第１及び第２の単一方向性通信手段に接 続されてこれら手段を制御するためのタイミング手段も備えている。本発明によ れば、このタイミング手段は、第１クロツク信号の選択されたアクティブな部分 の間にノードバスからのデータを受け取るように第１の単一方向性通信手段を制 御すると共に、第２のクロック信号のアクティブな部分の間にシステムバスから ノードバスヘデータを転送するように第２の単一方向性通信手段を制御する。又 、第１手段は、第１及び第２のクロック信号を発生し、これらクロック信号のア クティブな部分が各サイクルに一度生じてオーバーラツプしないようにする。

前記したように、クロックデコーダ６３は、クロック信号Ｃ３４及びＣ６１を発 生する。記憶素子７０は、クロックＣ３４の終わりにデータを受け取り、このデ ータをシステムバス２５のサイクルのうちの選択されたサイクルの間にシステム バス２５へ転送する。更に、記憶素子８ｏは、タイミング信号Ｃ４５の間にシス テムバス２５からデータを受け取り、そしてドライバ８２はそのデータをＣ６１ クロツクサイクルの間にノードバス６７へ転送する。従って、システムバス２５ の各サイクル中に転送されるデータはノードバス６７にも転送され、ノードバス ６７、ひいては、ノードに特定の論理回路６５がシステムバス２５を経て転送さ れる全てのメツセージの画像を得ることができるようにする。クロックサイクル Ｃ４５及びＣ６１はシステムバスサイクル当り１度生じるので、システムバス２ ５からノードバス６７への転送もシステムバス２５のサイクル当り一度生じる。

本発明のインターフェイスシステム及びバスインターフェイス回路は、これらを 互いに使用するときに、公知システムに勝る多数の効果を発揮する。これらの効 果には、最少数のクロック信号を用いて高い速度でバス転送が行なえることが含 まれ、バスとバスとの間で高速度のデータ転送を行なって、１つのバス、例えば ノードバスがシステムバスのような別のバスを経て送られた全てのメツセージの コピーを得られるようにする。このようなコピーを設けそしてシステムバス２５ への単一ビン接続を用いることにより、ノードバスに接続されたノードはそれ自 身のメツセージを監視しそしてシステムバスによってそれ自身へメツセージを戻 して他のノードがこれらのメツセージを監視できるようにする。

本発明の精神又は範囲から逸脱せずに本発明のバスインターフェイス回路及びイ ンターフェイスにおいて種々の変更や修正がなされ得ることが当業者に明らかで あろう。本発明は、請求の範囲及びそれらの等動物の範囲内に入るこのような全 ての変更や修正を網羅するものとする。

Ｉ ＦＩ６．５ 宝驚蝉査報告 １吻情−−＾−−＃Ｉ−ζ・　ＰＣτ／ｌＪｓ　ＢＢＩＯ”、３＝；国際調査報 告 ＵＳεε０１３６０

Claims (14)

【特許請求の範囲】
1. １．繰り返しのバスサイクル中にデータを伝播するシステムバスとノードとに対 して両方向通信を与えるインターフェイスシステムであって、上記ノードはデー タを処理するユーザ部分を有しており、そして上記インターフェイスシステムは 、上記ユーザ部分に接続されてノードとの間でデータをやりとりするためのノー ドバスと、 上記ノードバスと上記システムバスとの間に接続されて、上記システムバスと上 記ノードバスとの間に両方向通信を与えると共に、上記システムバスを経て伝播 される全てのデータのコピーを上記ノードバスに与えるためのトランシーバ手段 とを具備し、上記トランシーバ手段は、 各システムバスサイクルに一度生じる第１クロック信号のアクティブな部分に応 答し、上記ノードバスに接続された入力端子と、上記システムバスに接続された 出力端子とを有しており、上記システムバスの選択されたサイクル中に上記シス テムバスへ後で転送するために上記ノードバスからのデータを受け取る第１の単 一方向性通信手段と、各システムバスサイクルに一度生じる第２のクロック信号 のアクティブな部分に応答し、上記システムバスに接続された入力端子と、上記 ノードバスに接続された出力端子とを有し、上記システムパスを経て伝播される データを上記システムバスの各サイクルに一度上記ノードバスへ転送するための 第２の単一方向性通信手段とを備えており、上記入力手段の各々は、上記第１の 単一方向性通信手段の上記出力端子の各々に接続され、そして上記出力端子の各 々は上記第１の単一方向性通信手段の上記入力端子の各々に接続され、更に、上 記出力端子の各々は、上記第１の単一方向性通信手段の上記入力端子の各々に接 続されており、そして 更に、上記第１及び第２の単一方向性通信手段に接続されて、上記第１及び第２ のクロツク信号を発生し、上記第１及び第２のクロツク信号のアクティブな部分 が同時に生じないようにすると共に、第２のクロックのアクティブな部分により 、第２の単一方向性通信手段がノードバスからシステムバスへ転送されたデータ のニコピーをノードバスへ返送するようにするタイミング手段を具備することを 特徴とするインターフェイスシステム。
2. ２．上記第１の単一方向性通信手段は、上記第１の単一方向性通信手段の上記入 力端子に接続されていて、上記第１クロック信号のアクティブな部分の間に上記 ノードバスからのデータを一時的に記憶するための第１記憶手段と、 上記第１記憶手段及び上記第１の単一方向性通信手段の上記出力端子に接続され ていて、上記第１クロックサイクルと同期された第３クロック信号の選択された アクティブな部分の間に上記第１記憶手段からの記憶されたデータを上記システ ムに転送するための第１バスドライバメ手段とを備えている請求項１に記載のイ ンターフェイスシステム。
3. ３．上記第２の単一方向性通信手段は、上記第２の単一方向性記憶手段の上記入 力端子に接続されていて、上記システムバスを経て伝播されるデータを一時的に 記憶するための第２の記憶手段と、 上記第２の記憶手段及び上記第２の単一方向性記憶手段の上記出力端子に接続さ れていて、上記第２のクロック信号のアクティブな部分の間に上記第２の記憶手 段から上記ノードバスへ記憶されたデータを転送するための第２のバスドライバ 手段とを備えている請求項１又は２に記載のインターフェイスシステム。
4. ４．上記第１の記憶手段は、上記ノードバスから受け取ったデータの２段記憶を 与えるための２つの逐次に接続された記憶素子を備えている請求項２に記載のイ ンターフェイスシステム。
5. ５．上記タイミング手段は、上記ユーザ部分から発生された信号及び上記システ ムバスから受け取ったタイミング信号から上記第３クロック信号を形成するため の第２手段を備えている請求項２に記載のインターフェイスシステム。
6. ６．繰り返しのバスサイクル中にデータを伝播するためのシステムバスとノード とに対して両方向通信を与えるためのデータ転送装置であって、上記ノードはデ ータを処理するためのユーザ部分を有するものであり、上記装置は、固有の電気 的キャパシタンスを各々有する複数のラインを備えていて、データを表す電圧レ ベルを所定の時間中上記ノードバスに維持することによりデータを転送するため のノードバスと、 上記ユーザ部分と上記ノードバスとの間に接続されていて、上記ノードバスと上 記ユーザ部分との間にデータを転送するためのノードバスインターフェイス手段 とを具備し、上記ノードバスインターフェイス手段は、 上記ノードバスの別々のラインに各々対応する複数の第１バスドライバを備えて おり、その各々は、上記ノードバスの対応するラインに送信されるべき第１入力 データを保持するための入力端子と、上記ノードバスの対応するラインに接続さ れたバスインターフェイス端子と、第１ドライブ信号を受け取るためのイネーブ ル端子であって、第１状態においては、第１バスドライバが対応するノードバス ラインを第１入力データに基づいて２つのレベルのうちの１つに駆動しそして第 ２状態においては第１バスドライバが対応するバスラインの駆動を停止してその バスインターフェイス端子に高い電気的インピーダンスを与えるようにするイネ ーブル端子とを含んでおり、更に、上記ノードバスの種々のラインに各々対応す る複数の第１ラッチを備え、その各々は、上記ノードバスの対応するラインに接 続された入力端子であって、第１のラッチがその入力端子に高い電気的インピー ダンスを与えるようになった入力端子と、上記第１制御信号が作用されたときに 対応するノードバスラインの電圧レベルを上記第１ラッチが記憶するようにする 第１制御信号を受け取るためのラッチ制御端子とを備えており、 更に、上記ノードバスと上記システムバスとの間に接続されて、上記システムバ スと上記ノードバスとの間に両方向通信を与えると共に、上記システムバスを経 て伝播される全てのデータのコピーを上記ノードバスに与えるためのトランシー バ手段を備え、該トランシーバ手段は上記ノードバスに接続された入力端子及び 上記システムバスに接続された出力端子を有していて上記システムバスの選択さ れたサイクル中に上記システムバスに転送されるべき上記ノードバスからのデー タを受け取るための第１の単一方向性通信手段を備えており、この第１の単一方 向性通信手段は、上記ノードバスの種々のラインに各々対応する複数の第２ラッ チを備え、各々のラッチは、上記ノードバスの対応するラインに接続された入力 端子を含み、そして上記第２ラッチはその入力端子に高い電気的インピーダンス を与え、更に上記第２ラッチの各々は上記第２制御信号が作用されたときにこの 第２ラッチが対応するノードバス上の電圧レベルを記憶するようにする第２制御 信号を受け取るためのラッチ制御端子を備えており、 更に、上記システムバスに接続された入力端子及び上記ノードバスに接続された 出力端子を有していて、上記出力端子の各々が上記第１の単一方向性通信手段の 上記入力端子の各々に接続されて、上記システムバスの各サイクルに一度上記ノ ードバスへ上記システムバスを経て伝播されるデータを転送するための第２の単 一方向性通信手段を備えており、この第２の単一方向性通信手段は、上記ノード バスの種々のラインに各々対応する複数の第２のバスドライバを備え、その各々 は、上記ノードバスの対応するラインに送信されるべき第２の入力データを保持 するための入力端子と、上記ノードバスの対応するラインに接続されるべきバス インターフエイス端子と、第２の駆動信号を受け取るためのイネーブル端子とを 備えており、該イネーブル端子は、第１状態においては、上記第２バスドライバ が第２入力データに基づいて上記対応するノードバスラインを２つのレベルのう ちの１つに駆動するようにしそして第２状態においては、上記第２バスドライバ が対応するバスラインの駆動を停止してそのバスインターフェイス端子に高い電 気的インピーダンスを与えるようにし、そして 更に、上記ノードバスインターフェイス手段と、上記第１及び第２の単一方向性 通信手段とに接続されていて、上記ユーザ部分と上記システムバスとの間のデー タ転送を制御するためのタイミング手段を具備し、このタイミング手段は、上記 第２制御信号が作用されるのと実質的に同時に第１ドライブ信号を第１状態から 第２状態に切り替え、第１制御信号が作用されるのと実質的に同時に上記第２ド ライブ信号を第１状態から第２状態に切り替えモして上記第１及び第２のドライ ブ信号が第１状態に同時にないように確保するための手段を含んでいることを特 徴とするデータ転送装置。
7. ７．上記第１の単一方向性通信手段の各々は複数の第３バスドライバを含み、そ の各々は上記複数の第２ラッチの各々に接続されていて、第３クロック信号の選 択されたアクティブな部分の間に上記第２ラッチから上気システムバスへ記憶さ れた電圧レベルを転送する請求項６に記載のデータ転送装置。
8. ８．上記第２の単一方向性通信手段は、上記システムバスを経て伝播されるデー タを一時的に記憶するために上記第２バスドライバの各々に接続された複数の第 ３ラッチを備えている請求項６に記載のデータ転送装置。
9. ９．上記第２ラッチの各々は、ノードバスから受け取ったデータを２段記憶する ための２つの順次に接続された記憶素子を備えている請求項７に記載のデータ転 送装置。
10. １０．繰り返しのバスサイクル中にデータを伝播するシステムバスとノードとに 対して両方向通信を与えるデータ転送装置であって、上記ノードはデータを処理 するためのユーザ部分を有するものであり、上記データ転送装置は、固有の電気 的キャパシタンスを各々有する複数のラインを含んでいて、データを表す電圧レ バルを所定時間中上記ノードバスに維持することによってデータを転送するため のノードバスと、 上記ユーザ部分と上記ノードバスとの間に接続され、上記ノードバスと上記ユー ザ部分との間にデータを転送するためのノードバスインターフェイス手段とを具 備し、このノードバスインターフェイス手段は、 上記ノードバスの各々に対応する複数の第１のＣＭＯＳバスドライバを備えてお り、その各々は、上記ノードバスの対応するラインに転送されるべき第１入力デ ータを保持するための入力端子と、上記ノードバスの対応するラインに接続され たバスインターフェイス端子と、第１ドライブ信号を受け取るためのイネーブル 端子であって、第１状態においては、第１のＣＭＯＳバスドライバが対応するノ ードバスラインを第１の入力データに基づいて２つのレベルのうちの１つに駆動 するようにし、そして第２状態においては、第１のＣＭＯＳバスドライバが対応 するバスラインの駆動を停止してそのバスインターフェイス端子に高い電気的イ ンピーダンスを与えるようにするためのイネーブル端子とを含んでおり、 更に、上記ノードバスの各々に対応する複数の第１ＣＭＯＳラッチを備え、その 各々は、上記ノードバスの対応するラインに接続された入力端子であって、上記 第１のＣＭＯＳラッチがこの入力端子に高い電気的インピーダンスを与えるよう にされた入力端子と、第１の制御信号を受け取るためのラッチ制御端子であって 、この第１の制御信号が第１状態と第２状態との間で切り替わるときに第１ラッ チが対応するノードバス上の電圧レベルに対応するデータを記憶するようにさせ るラッチ制御端子とを備えており、 更に、上記ノードバスと上記システムバスとの間に接続されて、上記システムバ スと上記ノードバスとの間に両方向通信を与え、上記システムパスを経て伝播さ れる全てのデータのコピーを上記ノードバスに与えるためのトランシーバ手段を 具備し、このトランシーバ手段は、 上記ノードバスに接続された入力端子及び上記システムバスに接続された出力端 子を有する第１の単一方向性通信手段であって、上記システムバスの選択された サイクル中に上記システムバスへ転送されるべき上記ノードバスからのデータを 受け取るための第１の単一方向性通信手段を備え、該第１の通信手段は、上記ノ ードバスの各々に対応する複数の第２のＣＭＯＳラッチを含み、そして各ラッチ は、上記ノードバスに対応するラインに接続された入力端子であって、上記第２ のＣＭＯＳラッチがこの入力端子に高い電気的インピーダンスを与えるようにな った入力端子と、第２の制御信号を受け取るラッチ制御端子であって、この第２ の制御信号が第１状態から第２状態に切り変わるときに上記第２のＣＭＯＳラッ チがその対応するノードバスライン上の電圧レベルに対応するデータを記憶する ようにさせるラッチ制御端子とを含んでおり、更に、上記第１の単一方向性通信 手段は、上記複数の第２のＣＭＯＳラッチの各々に対応する複数のＣＭＯＳフリ ップフロップを備え、その各々は、上記第２のＣＭＯＳラッチの対応する１つの 出力端子に接続された入力端子と、第３の制御信号を受け取るためのフリップフ ロップ制御端子であって、第３の制御信号が作用されたときに上記ＣＭＯＳフリ ップフロップがそれに対応する第２のＣＭＯＳラッチの出力に現われる信号を記 憶するようにさせるフリップフロップ制御端子とを有し、更に上記第１の単一方 向性通信手段は、上記システムバスの各々に対応する複数の第２のＣＭＯＳバス ドライバを備え、その各々は、上記第３ラッチの各々の出力に接続された入力端 子と、上記システムバスの対応するラインに接続されたバスインターフェイス端 子と、第２のドライブ信号を受け取るためのイネーブル端子であって、第１状態 においては第２のバスドライバが上記第３ラッチの出力に基づいて上記対応する システムバスラインを駆動するようにさせるイネーブル端子とを有しており、更 に上記トランシーバ手段は、 上記システムバスに接続された入力端子及び上記ノードバスに接続された出力端 子を有する第２の単一方向性通信手段を備え、上記出力端子の各々は、上記第１ の単一方向性通信手段の上記入力端子の各々に接続され、上記入力端子の各々は 上記第１の単一方向性通信手段の上記出力端子の各々に接続され、上記システム バスの各サイクルに一度上記システムバス上に伝播するデータを上記ノードバス へ転送し、上記第２の単一方向性通信手段は、上記システムバスの各々に対応す る複数の第４のＣＭＯＳラッチを含み、その各々は、上記第２の単一方向性通信 手段の入力端子に接続された入力端子と、第４の制御信号を受け取るためのラッ チ制御信号であって、上記第４のラッチが上記第４の単一方向性通信方向性手段 の対応する入力端子上に現われる電圧レベルに対応するデータを記憶するように させるラッチ制御信号とを含んでおり、更に、上記第２の単一方向性通信手段は 、上記ノードバスの各々に対応すると共に上記複数の第４ラッチの各々に対応す る複数の第３のＣＭＯＳバスドライバを備え、その各々は、上記ノードバスの対 応するラインに送信されるべき第２の入力データを保持するために上記第４ラッ チの出力端子に接続された入力端子と、上記ノードバスの対応するラインに接続 されたバスインターフェイス端子と、第３のドライブ信号を受け取るためのイネ ーブル端子であって、第１状態においては第３バスドライバが上記対応するノー ドバスラインを第２の入力データに基づいて２つのレベルのうちの１つに駆動し そして第２状態においては第３バスドライバが対応するバスラインの駆動を停止 してそのバスインターフェイス端子に高い電気的インピーダンスを与えるように するイネーブル端子とを含んでおり、 更に、上記ノードバスインターフェイス手段と、上記第１及び第２の単一方向性 通信手段とに接続されて、上記ユーザ部分と上記システムバスとの間でのデータ の転送を制御するためのタイミング手段を具備し、このタイミング手段は、上記 第１ドライブ信号及び第２制御信号を実質的に同時に第１状態と第２状態との間 で切り替え、上記第３ドライブ信号及び第１制御信号を実質的に同時に第１状態 と第２状態との間で切り替えそして上記第１及び第３ドライブ信号が同時に第１ 状態とならないようにするための手段を備えていることを特徴とするデータ転送 装置。
11. １１．第１端子と第２端子との間で高速度の両方向通信を行なう方法であって、 上記第２端子は、複数の繰り返しサイクルの各々の間に所定時間中有効であるデ ータを保持するのに用いられるものであり、上記方法は、 上記第２端子へ選択的に転送するために上記繰リ返しサイクルの各々の端に生じ る第１クロック信号のアクティブな部分中に上記第１端子からの第１データを受 け取り、全ての第２データを上記第１端子へ与えるために各々の上記繰り返しサ イクル中に生じる第２クロック信号のアクティブな部分中に上記第２端子から上 記第１端子へ第２データを転送し、そして 第１及び第２クロック信号を、それらのアクティブな部分が同時に生じないよう に発生し、上記第１端子に転送される第２データが上記第２端子に転送される第 １データのコピーを含むようにすることを特徴とする方法。
12. １２．上記第１データを受け取る段階は、第１クロック信号のアクティブな部分 中に第１データを一時的に記憶する段階を含み、そして上記第２レベルを転送す る段階は、第３クロック信号のアクティブな部分中に第２データを一時的に記憶 する段階を含む請求項１１に記載の方法。
13. １３．上記第２クロック信号のアクティブな部分と同時に第３クロック信号のア クティブな部分の一部分が生じるように第３クロック信号を発生する段階を更に 含む請求項１２に記載の方法。
14. １４．上記第２端子から第２データを転送する上記段階は、第２データを記憶す るというサブステップを含む請求項１１に記載の方法。