JPH02500550A - マルチプロセッサコンピュータシステムにおいて多数のロックインジケータを管理する方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 マルチプロセッサコンピュータシステムにおいて多数のロックインジケータを 管理する方法及び装置 五葺且血 本発明はコンピュータシステムに係り、より詳細には、保留バスによって相互接 続された多数のプロセッサを有するコンピュータシステムに係る。

近代的なコンピュータシステムは、高い全計算能力を得るために共通のバスによ って相互接続された多数のプロセッサ、メモリリソース及び入ツノ／出力（Ｉｌ ｏ）装置を有している。

このような構造では、１秒当り数百刃の命令を実行することのできる非常に強力 なシステムを形成することができる。しかしながら、多数のプロセッサを相互接 続することにより、読み取り一変更−書き込み（ＲＭＷ）動作として知られてい る命令シーケンスを実行することが必要なときに問題が生じる。ＲＭＷ動作にお いて、一方のプロセッサはメモリ位置からデータを検索し、そのデータに甚づい て動作を実行しそしてその変更したデータを元のメモリ位置に書き込む、１つの プロセッサが１つのメモリ位置に対してＲＭＷ動作を開始していて第２のプロセ ッサがその第１のプロセッサのＲＭＷ動作の′読み取り′°動作とそのＲＭＷ動 作のパ書き込み″部分との間の時間中にその同じメモリ位置に対してＲＭＷ動作 を試みた場合には、データの完全性に彫りを及ぼす予測できない結果を招くこと がある。

多数のプロセッサが同じメモリ位置に対してＲＭ　Ｗ動作を実行しないようにす る１つの方法は、パインターロック読み取す′″機能与えることである。これは 、ロックビットとして知られているパロック″インジケータを使用することであ り、このビットは、ＲＭＷ動作の′読み取り″部分が実行されているときにセッ トされモしてＲＭＷ動作の゛書き込み″部分が完了した後にリセットされる。こ のロックビットがセットされているときにメモリ内の位置にＲＭＷ動作を開始し ようと試みる第２のプロセッサは、この第２のプロセッサがインターロック読み 取りコマンドを発生した所定数のバスサイクルの後にそのメモリが″ビジー″又 は゛′リエントリー″確認によってロック状態情報を返送するようにさせる。こ のビジー確認は、第２のインターロック読み取りコマンドがメモリによって受け 入れられないことをプロセッサに指示するものである。

このインターロック読み取り動作は、ＲＭＷ動作を実行しようと各々試みている 多数のプロセッサによって生じる問題を軽減する。プロセッサは、例えば、ラウ ントロピンアルゴリズムを用いた仲裁プロセスによりこのようなインターロック 読み取り動作に対してバスへの均等なアクセスが許可される。しかしながら、そ れでも性能上のネックが生じる。例えば、あるパストラフヒック状態のもとでは 、特定のプロセッサがロックされたメモリ位置に縁り返し遭遇し、メモリリソー スに対して必要とされるアクセスを適時に得ることができない。このような問題 は、メモリノードに対して多数のロックビットを与えることによって減少するこ とができ、各々のロックビットは全メモリノードではなくてメモリノードの一部 分に関連したものである′へこのような多数のロックビットは、メモリノードに おけるインターロック読み取り動作の微細なパ粒度°′を与え、これはインター ロック読み取り動作の後にメモリの小さな部分を結び付けるものである。このよ うなやり方では、ＲＭＷ動作のより高いアクセス速度が得られ、システムのスル ーブツトを改善すセッサシステムにおいて多数のロックビットを実施する場合に は、ロック状態情報を検出して送信するための精度の低い棲雑な回路となる。

上記説明では、プロセッサノード、メモ、リノード及びＩ／たが、コマンダノー ド、即ちバス上のトランザクションを開始するノードと、レスポンダノード、即 ちコマンダノードによって開始されたトランザクションに応答するノードとにつ いてこのようなシステムをより詳細に説明する０種々の時間に、１つの装置は、 コマンダノード又はレスポンダノードのいずれがとして機能することができる。

各々が異なった特性を有する多数のバスを介して装置が相互接続されているよう なコンピュータシステムを提供することが望まれる。しかしながら、これは、ロ ック状態情報が最初のインターロックされた読み取りコマンドに対して固定時間 関係で送信されるようなインターロック読み取り動作を用いた公知の保留バスシ ステムで実行することが著しく困難である。

且皿勿墨旦 そこで、本発明の目的は、多数のロックビットを有すると具、に、状態ロック情 報を送信するための簡単な回路を有するマルチプロセッサシステムを提供するこ とである。

本発明の更に別の目的は、ロック状態情報が最初のインターロック読み取りコマ ンドに対して固定時間関係で送信されないようなインターロック読み取り動作を 有するマルチプロセッサ保留パスコンピユータシステムを提供することである。

本発明の更に別の目的及び効果は、その一部分が以下の説明で述べられそしてそ の一部分が以下の説明から明らかであり、或いは本発明を実施することによって 学び取ることができよう。

本発明の目的及び効果は、請求の範囲に特に指摘された手段及びその組み合わせ によって実現及び達成することができる。

本発明は、インターロック読み取りコマンドの所定時間後にアクノーリッジ確認 信号を発生すると共に、インターロック読み取りメツセージの後の不定の時間に ロック状態情報を発生することにより、公知の問題及び欠点を克服するものであ る。

本発明の原理によれば、保留バス上の排他的な読み取り−変更−書き取り動作を 実行するためのシステムであって、これらの動作は保留バス上の１組の別々のト ランザクションを有し、そしてこれは、指定の位置に記憶された情報を検索する と共に次のインターロック読み取りコマンドによる記憶情報へのアクセスを制限 するためのインターロック読み取りコマンドと、指定の位置に情報を記憶すると 共にその記憶された情報へのアクセスを復帰するためのアンロック書き込みコ、 マントとを含むものであるようなシステムが提供される。このシステムは、バス と、バスに接続された複数の第１ノードとを具備し、各ノードを開始するための コマンダノードとして働く、第１ノードは、インターロック読み取りコマンドの 開始に続く不定の時間に、インターロック読み取りコマンドが実行されたかどう かを指示するロック状態メツセージを受け取るための手段を備えている。

更に、システムは、レスポンダノードとして働くようにバスに接続された第２ノ ードも具備している。この第２ノードは、第１ノードからのインターロック読み 取りコマンドを受け取るための手段と、情報を記憶するための指定の位置を含む 記憶手段と、この記憶手段に関連されそしてアンロック状態とロック状態との間 で動作して、アンロック状態においては記憶手段へのアクセスを許すと共に、ロ ック状態においては記憶手段へのアクセスを拒絶するようなロック手段と、第１ ノードの１つからのインターロック読み取りコマンドに応答して、ロック手段が アンロック状態にある場合には指定の位置からのすＮ報を第１ノードの１つに供 給しそしてロック手段をアンロック状態がらロック状態に切り替えるためのコマ ンド手段と、変更された情報を指定の位置に記憶すると共にロック手段をロック 状態からアンロック状態に切り替えるためのアンロック書き込みコマンド手段と 、インターロック読み取りコマンドの開始に続く不定の時間に、インターロック 読み取りコマンドを発生した第１ノードにロック手段の状態に対応するロック状 態メツセージを送信するための状態応答手段とを備えている。

別の特徴において、本発明は、保留バスによって接続されたコマンダノード及び レスポンダノードを含むシステムにおい法であって、これらの動作が保留バス上 での１組の別々のトランザクションを有し、そしてこれが、指定の位置に記憶さ れた情報を検索してその次のインターロック読み取りコマンドによる記憶情報へ のアクセスを制限するためのインターロック読み取りコマンドと、指定の位置に 情報を記憶しそしてその記憶された情報へのアクセスを復帰するためのアンロッ ク書き込みコマンドとを含むものであるような方法を提供する。この方法は、コ マンドノードからレスポンダノードへインターロック読み取りコマンドを開始し 、コマンドの開始に続く所定の時間にレス、ボンダノードからコマンダノードへ のインターロック読み取りコマンドの受信を指示するアクノーリッジ確詔を送信 し、ロックインジケータを検査し、ロックインジケータがアンロック状態にある 場合にはロックインジケータをアンロック状態からロック状態に切り換え、イン ターロック読み取りコマンドの開始に続く不定の時間に、ロックインジケータの 状態に対応するロック状態メツセージをコマンダノードへ送信し、そして変更さ れた情報を指定の位置に記憶し、レスポンダノードによるアンロック書き込みコ マンドの受信の際にロックインジケータをロック状態からアンロック状態に切り 換えるという段階を具備している。

本明細書の一部分を構成する添付図面には本発明の１実施例が示されており、こ れを参照して本発明の詳細な説明する。

図面の簡単な説明 第１図は、本発明によるデータ処理システムのブロック図、第２図は、第１図の データ処理システムのノードを示すブロック図、 第３図は、第１図のデータ処理システムに用いられるタイミング信号を示すタイ ミング図、 第４図は、第２図のノードにおけるデータインターフェイス６１を示すブロック 図、 第５図は、第１図のデータ処理システムにおけるアービタを示すブロック図、 ｆｉ６１ｉＪは、インターロック読み取りトランザクション中に第１図のシステ ムバスに現われる信号を示すタイミング図、第７図は、第１図のデータ処理シス テムにおけるプロセッサノードを示すブロック図、 第８図は、第１図のデータ処理システムにおけるメモリノードを示すブロック図 、そして 第９図は、第８図のメモリノードにおけるロック制御器を示すブロック図である 。

ま　い　の Ａ、システム全体の説明 第１図は、本発明によるデータ処理システム２０の一例を示している。システム ２ｏの中心部はシステムバス２５であり、これは、多数のプロセッサと、メモリ サブシステムと、Ｉ１０システムとの間で通信を行なうことのできる同期バスで ある。

システムバス２５を介しての通信は、周期的なバスサイクルを用いて同期的に行 なわれる。システムバス２５に対する典型的なバスサイクルタイムは、６４ｎＳ である。

第１図において、システムバス２５は、２つのプロセッサ３１及び３５と、メモ リ３９と、１つのＩ１０インターフェイス４１と、１つのＩ１０ユニット５１と に接続される。■１０ユニット５３は、ｌ／○バス４５及びＩ１０ユニットイン ターフニイス４】によりシステムバス２５に接続される。

ビタ（仲裁回路）２８もシステムバス２５に接続されている。

アービタ２８は、幾つかのタイミング及びバス仲裁信号をシステムバス２５上の 他の装置へ直接供給し、ある信号をこれらの装置とで共有する。

第１図に示されたものは、現在好ましいと考えられるものであり、必ずしも本発 明をこれに限定するものではない。例えば、１１０ユニツト５３はシステムバス ２５に直接接続することができるし、アービタ２８は、本発明について述べるよ うに動作しなくてもよい。

本発明を説明する上で使用する用語として、プロセッサ３１及び３３、メモリ３ ９、Ｉ１０インターフェイス４１、及びＩ１０装ｆａ５１は、全て「ノード」と 称する。　ｒノード」とは、システムバス２５に接続されるハードウェア装置と 定義する。

本発明を説明するのに用いる用語によれば、「信号」又は「ライン」は、物理的 な配線の名称を指すものとして交換可能に用いられる。「データ」又は「レベル 」という用語は、信号又はラインがとることのできる値を指すものとして用いら れる。

ノードは、システムバス２５を介して他のノードとの転送を実行する。「転送」 は、共通の送信器及び共通の７−とりを分担する１つ以上の連続サイクルである ６例えば、あるノードがシステムバス２５上の別のノードから情報を得るために 開始する読み取り動作においては、第１のノードから第２のノードヘコマンドを 転送した後に、ある程度の時間が経ってから、第２のノードから第１のノードへ １つ以上の戻りデータを転送することが必要である。

「トランザクション」は、システムバス２５において実行される完全な論理的タ スクとして定められ、２つ以上の転送を含むことができる。例えば、コマンド転 送に続いて１つ以上の戻りデータ転送を行なう読み取り動作は１つのトランザク ションである。システムバス２５の好ましい実施例では、許容できるトランザク ションが種々のデータ長さの転送をサポートし、これは、読み取り、書き込み（ マスクされた）、インターロック読み取り、ロック解除書き込み及び割り込み動 作を含む。インターロック読み取りと、通常の即ち非インターロック読み取りと の相違は、特定位置に対するインターロック読み取りの場合にその位置に記憶さ れた情報を検索しそしてその後のインターロック読み取りコマンドによってアク セスをその記憶された情報に制限することである。アクセスの制限は、ロック機 構をセットすることによって行なわれる。その後のロック解［Ｆき込みコマンド は、その指定の位置に情報を記憶し、そしてその位置においてロック機構をリセ ットすることによりその記憶された情報へのアクセスを復帰する。従って、イン ターロック読み取り／ロック解除書き込み動作は、ある種の読み取り一変更−書 き込み動作である。

システムバス２５は［保留されたＪパスであるから、他のノードが応答を待機し て浪費してしまうバスサイクルを使用できるようにすることにより、バスリソー スを効率良く使用するよう促す、保留されたバスにおいては、１つのノードがト ランザクションを開始した後に、そのトランザクションが完了する前に他のノー ドがバスにアクセスすることができる。従って、そのトランザクションを開始す るノードは、全トランザクション時間中バスを束縛するのではない。これに対し 、非保留バスの場合には、全トランザクション中バスが拘束される。例えば、シ ステムバス２５においては、ノードが読み取りトランザクションを開始しそして コマンドの転送を行なった後に、そのコマンド転送が向けられるノードは、その 要求されたデータを直ちに返送することができない。従って、コマンド転送と、 読み取りトランザクションの戻りデータ転送との間にバス２５のサイクルを使用 することができる。システムバス２５は他のノードがこれらのサイクルを使用で きるようにする。

システムバス２５を使用する場合に、各ノードは、情報の転送を行なうために異 なった役割を果たすことができる。これらの役割の１つが「コマンダ」であり、 これは現在処理中のトランザクションを開始したノードとして定義される。例え ば、書き込み又は読み取り動作においては、コマンダは、書き込み又は読み取り 動作を要求したノードであり、これは、必ずしもデータを送信もしくは受信する ノードでなくてもよい。システムバス２Ｓの好ましいプロトコルにおいては、ノ ードは、たとえ別のノードがトランザクションのあるサイクル中にシステムバス ２５の所有権をもったとしても全トランザクションを通じてコマンダとして保持 される０例えば、あるノードは、読み取りトランザクションのコマンド転送に応 答してデータ転送中にシステムバス２５の制御権をもつが、二〇ノードはバスの コマンダとはならない、むしろ、このノードは「レスポンダ」と称する。

レスポンダはコマンダに応答する０例えば、コマンダがノードＡからノードＢに データを書き込むための書き込み動作を開始した場合には、ノードＢがレスポン ダとなる。更に、データ処理システム２０においては、ノードが同時にコマンダ 及びレスポンダとなることがある。

送信器及び受信器は、個々の転送中にノードがとる役割を果たす、「送信器」は 、転送中にシステムバス２５に出される情報のソースであるノードとして定義さ れる。「受信器Ｊは、送信器の相補的なものであり、転送中にシステムバス２５ に出された情報を受信するノードとして定義される。例えば、読み取りトランザ クション中に、コマンダは、最初、コマンドの転送中に送信器となりそして戻り データの転送中に受信器となる。

システムバス２５に接続されたノードがシステムバス２５上で送信器になろうと する場合には、そのノードが中央のアービタ２８とその特定ノードとの間に接続 された２本の要求ラインＣＭＤ　ＲＥＱ　（コマンド要求）及びＲＥＳ　ＲＥＱ 　（レスポンダ要求）の一方を肯定する。一般に、ノードは、そのＣＭＤ　ＲＥ Ｑラインを用いてコマンダとなることを要求しそしてシステムバス２５を介して トランザクションを開始し、モしてノードは、そのＲＥＳ　ＲＥＱラインを用い てレスポンダとなってデータ又はメツセージをコマンダへ返送する。一般に、中 央アービタ２８は、どのノードがバスへのアクセスを要求しているか（即ち、ど の要求ラインが肯定されたか）を検出する。

次いで、アービタは、肯定された要求ラインの１つに応答して、優先順位アルゴ リズムに基づいてバス２５への対応するノードアクセスを許可する。好ましい実 施例では、アービタ２８は、２つの独立した円形の待ち行列を維持し、即ち、そ の一方の待ち行列はコマンダ要求に対するものでありそしてもう一方はレスポン ダ要求に対するものである。好ましくは、レスポンダ要求はコマンダ要求よりも 優先順位が高く、コマンダ要求の前に処理される。

コマンダ要求ライン及びレスポンダ要求ラインは仲裁信号であると考えられる。

第１図に示すように、仲裁信号は、中央アービタ２８から各ノードへ送られるポ イント−ポイントの条件に応じた許可信号と、マルチパスサイクル転送を実行す るシステムバス拡張信号と、例えば、メモリのようなノードがシステムバス上の トラヒックを瞬間的に維持できなくなったときに断たなバストランザクションの 開始を制御するシステムバス抑制信号とを含む。

システムバス２５を構成することのできる他の形式の信号は、情報転送信号、応 答信号、制御信号、コンソール／フロントパネル信号、及び幾つかの種々の信号 を含む、情報転送信号は、データ信号、現在サイクル中にシステムバスで行なわ れるファンクションを表わすファンクション信号、コマンダを識別する識別子信 号、及びパリティ信号を含む、応答信号は、一般に、データ転送の状態を送信器 に通知するための受信器からの確認信号を含む。

制御信号は、クロック信号と、低いライン電圧又は低いＤＣ電圧を示す信号のよ うな警報信号と、初期化中に使用されるリセット信号と、ノード欠陥信号と、バ スのアイドリングサイクル中に用いられる欠陥信号と、エラー欠陥信号とを含む 、コンソール／フロントパネル信号は、直列データをシステムコンソールに送信 したりそこから受信したりするための信号と、始動時にブートプロセッサの特性 を制御するためのブート信号と、システムバス２５上のプロセッサの消去可能な ＰＲＯＭを変更できるようにする信号と、フロントパネルのＲＵＮ　ＬＸＧＨ丁 を制御する信号と、あるノードのクロック論理回路にバッテリ電力を供給する信 号とを含む。その他の信号としては、スペア信号に加えて、各ノードがその識別 コードを定めることができるようにする識別信号を含む。

￥−２図は、システムバス２５に接続されたノード６０の一例を示している。ノ ード６０は、プロセッサであってもよいし、メモリであってもよいし、Ｉ１０ユ ニットであってもよいし、Ｉ１０インターフェイスであってもよい、第２図に示 す例では、ノード６０は、ノードに特定の論理回路６５と、ノードバス６７と、 データインターフェイス６１及びグロックデコーダ６３を含むシステムバスイン ターフェイス６４とを備えている。データインターフェイス６１、クロックデコ ーダ６３及びノードバス６７は、システムバス２５に接続されたノードのための 標準的な要素であるのが好ましい、ノードに特定の論理回路６５は、システムバ スインターフェイス６４とは異なった集積回路を用いており、好裏しくは、ノー ドの特定の機能を実行するようにユーザによって指定された回路に加えて、ノー ドバス６７にインターフェイスする標準的な回路を含んでいる。一般に、データ インターフェイス６１は、ノード６ｏとシステムバス２５との間の主たる論理的 及び電気的なインターフェイスであり、クロックデコーダ６３は中央で発生され るクロック信号に基づいてノード６０ヘタイミング信号を供給し、ノードバス６ ７はデータインターフェイス６１とノードに特定の論理回路６５との間の高速イ ンターフェイスをなす。

第２図に示されたノード６０及びシステムバスインターフェイス６４の好ましい 実施例では、クロックデコーダ６３は、システムバス２５を経て送られるべき信 号を形成するための制御回路を含んでおり、中央アービタ２８から受け取ったク ロック信号を処理して、ノードに特定な論理回路６５及びデータインターフェイ ス６１のためのタイミング信号を得るようにする。

クロックデコーダ６３によって得られたタイミング信号は中央で発生されたクロ ック信号を用いているので、ノード６０は、システムバス２５と同期して作動す る。

第３図は、１つのバスサイクル、クロックデコーダ６３によって受け取ったクロ ック信号、及びクロックデコーダ６３によって発生される幾つかのタイミング信 号を示すタイミング図である。クロックデコーダ６３によって受け取られるクロ ック信号は、第３図に示すように、ＴｉｍｅＨ（ＪＩ号、丁ｊｍｅＬ信号及びＰ 　ｈ　ａ　ｓ　ｅ　（Ｎ号を含む。１”ｉｍｅＨ及びＴｉｍｅＬは、基本的なり ロック信号の逆数であり、そしてＰｈａｓｅ信号は、基本的なりロック信号を３ で分割することによって得られる。クロックデコーダ６３によって発生されたタ イミング信号は、ＣＩ２、Ｃ，２３，Ｃ３４、Ｃ４５、Ｃ５６及びＣ６１を含み 、これらは全て第３図に示されている。データインターフェイス６１によって要 求されバスサイクル当たり一度生じるこれらのタイミング信号は、データインタ ーフェイス６１に送られ、そしてデータインターフェイス６１に送られたタイミ ング信号と等価なものを含む１組のタイミング信号がバッファされて、ノードに 特定の論理回路６５に送られる。バッファ動作の目的は、ノードに特定の論理回 路６５がタイミング信号を不適切にロードすることによってシステムバスインタ ーフェイス６４の動作に悪影響を及ぼさないようにすることである。クロック６ ３は、クロック信号を使用して、各バスサイクルごとに６つのサブサイクルを形 成し、そしてこれらのサブサイクルを使用して、６つのタイミング信号ＣＸＹを 形成する。但し、Ｘ及びＹは、１つのタイミング信号を形成するように合成され る２つの隣接するサブサイクルを表わしている。

システムバスの各ノードは、そのクロックデコーダ６３によって発生されたそれ 自身の対応する１組のタイミング信号を有している０通常、対応する信号は、シ ステム全体を通じて各ノードごとに全く同じ時間に生じるが、クロックデコーダ ６３と多数のノードの他の回路との間の変動により対応する信号間にタイミング 変動を招く、これらのタイミング変動は、一般に第４図は、データインターフェ イス６１の好ましい実施例を示している。データインターフェイス６１は、ノー ドバス６７の各ラインとシステムバス２５の各ラインとの間に両方向性の高速イ ンターフェイスを与えるための一時的な記憶回路及びバス駆動回路の両方を含ん でいる。纂４図に示すように、データインターフェイス６１は、ノードバス６７ からシステムバス２５への通信路を形成するために記憶要素７０及び７２とシス テムバスドライバ７４とを備えているのが好ましい、又、データインターフェイ ス６１は、システムバス２５からノードバス６７への通信路を形成するために記 憶要素８０及びノードバスドライバ８２も儂えている。データインターフェイス ６１の説明で用いたように、「記憶要素」という用語は、一般に、透過ラッチや マスター／スレーブ記憶要素のような双安定性の記憶装置を指すものであって、 特定の手段を指すものではない、当業者であれば、どの形式の記憶要素が適当で あるか明らかであろう。

第４図に示すように、記憶要素７ｏは、その入力がノードバス６７からデータを 受け取るように接続されそしてその出力が記憶要素７２の入力に接続される。記 憶要素７２の出力は、システムバスドライバ７４の入力に接続され、そしてその 出力はシステムバス２５に接続される。記憶要素７０及び７２は、クロックデコ ーダ６３によって発生されたタイミング信号から導出されるノードバス制御信号 ７６及び７８によって各々制御される。記憶要素７０及び７２は、ノードバス６ ７かもシステムバス２５ヘデータをバイブライン動作するための２段の一時的な 記憶手段を形成する０Ｍｉ々の個数の記憶段を使用することもできる。

システムバスドライバ７４は、システムバスドライバイネーブル信号７９によっ て制御される。システムバスドライパイ入力は、その出力に接続されて記憶要素 ７２の出力のデータをシステムバス２５に転送するか、又はその出力からデカッ プルされる。システムバスドライブイネーブル信号７９がシステムバスドライバ ７４の入力と出力をデカップルするときには、システムバスドライバ７４がシス テムバス２５に高インピーダンスを与える。又、システムバスドライブイネーブ ル７９は、システムバス２５から受け取ったクロック信号と、ノードに特定の論 理回路６５から受け取った制御信号とに基づいてクロックデコーダ６３によって 発生される。

記憶要素８ｏは、その入力端子がシステムバス２５に接続されそしてその出力端 子がノードバスドライバ８２の入力に接続される。ノードバスドライバ８２の出 ツノはノードバス６７に接続されて戻される。好ましくは、透過ラッチである記 憶要素８０は、クロックデコーダ６３によって発生されたタイミング信号から導 出されるシステムバス制御信号８５によって制御される。ノードバスドライブ信 号８７は、システムバスドライブ信号７９がシステムバスドライバ７４を制御す るのと同様にノードバスドライバ８２を制御する。従って、ノードバスドライバ 信号８７に応答して、ノードバスドライバ８２はその人ノＪをその出力に接続す るかその入力をその出力がらデカップルし、ノードバス６７に高インピーダンス を与える。

システムバス２５を経ていかにデータが転送されるかを説明するために、システ ムバスドライブイネーブル信号７９と制御信号８５との間の関係を理解すること が重要である。ここにバスドライブイネーブル信号７９は、通常、バスサイクル の始めから終りまで導出される。新たなデータは、バスサイクルにおいてドライ バ伝播及びバス安定時間が経過した後のある時間にシステムバス２５から受け取 られるようになる。好ましい実施例においては、記憶要素８０は透過ラッチであ る。制御信号８５は、クロックＣ４５と論理的に透過である。バスのタイミング は、制御信号８５が否定される若干前にシステムバス２５のデータが受け取られ るように確保する。記憶要素８０は、制御信号８５を否定する前の少なくとも設 定時間に安定していて且つ制御信号８５を否定した後の保持時間中安定したま） であるバスデータを記憶する。

ノードバス６７は、ノードに特定のＨｉ　ＦＪ回路６５とシステムバス２５との 間でデータインターフェイス６１により両方向性のデータ転送を行なうことので きる非常に高速度のデータバスであるのが好ましい。第２図に示されたノード６ ０の好ましい実施例では、ノードバス６７は、システムバスインターフェイス６ ４とノードに特定の論理回路６５との間の点７点接続を形成する相互接続手段で ある。然し乍ら、本発明によれば、このような点７点相互接続は必要とされない 。

第５図は、システムバス２５に接続された中央アービタ２８の好ましい実施例を 示している。中央アービタ２８は、システムバス２５のためのクロック信号を発 生すると共に、システムバス２５上のノードに対するバスの所有者関係を許可す る。

中央アービタ２８は、仲裁回路９０と、クロック回路９５と、発振器９７とを備 えているのが好ましい０発振器９７は、基本的なりロック信号を発生する。クロ ック９５は、仲裁回路７１のタイミング信号と、システムバス２５上でタイミン グをとるための基本的なＴｉｍｅ　Ｈ％Ｔｉｍｅ　Ｌ及びＰｈａｓｅクロック信 号とを発生する。仲裁回路７１は、コマンダ及びレスポンダの要求信号を受け取 り、システムバス２５にアクセスしようとしているノード間の競合の仲裁を果た し、そしてコマンダ及びレスポンダの要求に対する上記待ち行列を維持する。又 、仲裁回路７１は、幾つかの制御信号をクロック９５へ供給する。

Ｂ、インターロックベースの説明 上記で簡単に述べたように、多数の種々の形式のトランザクションをバス２５に おいて行なうことができる。各々の場合に、トランザクションはあるノードから 別のノードへの１つ以上の別々の転送で構成される。レスポンダが１つ以上のバ スサイクル中にコマンド転送を首尾良く受け取ったときには、各転送サイクル後 の第２のバスサイクルの始めにアクノーリッジ確認信号を発生する。このような アクノーリッジ信号は、元の転送に含まれるコマンドを首尾良く美行したことを 指示するものではなく、所望のレスポンダノードの入力待ち行列にその転送が首 尾良く入れられたことを示すに過ぎない０本発明に関連したトランザクションを 以下に述べる。

読み取りトランザクションは、アドレススペースの領域を管理しているレスポン ダノードの特定の位置からコマンダノードへ、４バイト、８バイト、１６バイト 又は３２バイトブロツクでデータを移動するのに用いられる。好ましい実施例に おいて、メモリ及びＩ１０動作は共通のアドレススペースを参照するものである 。レスポンダノードは、メモリノード、プロセッサノード又はＩ１０ノードの何 れかとなり得る。

インターロック読み取りトランザクションは読み取りトランザクションに類似し ている。しかしながら、インターロック読み取りトランザクションの厳色な作用 は、以下で詳細に述べるようにレスポンダノードにおけるロックタグの状態に基 づくものである。ロックタグは、アドレススペース内の位置又は位置のグループ へのアクセスを防止する。ロックタグの作用は、金属性の゛ブラックボード″に またがって現われるシステム２できる。インターロック読み取りトランザクショ ンで指定されたアドレススペースの位置がロックタグで既にカバーされている場 合、即ち指定のアドレススペースが″″クロックされている場合は、レスポンダ ノードは″′クロックれた”応答メツセージでインターロック読み取り要求に応 答し、データは返送されない。これは、インターロック読み取りコマンドで指定 されたアドレススペース内の位置がアクセスできないことをコマンダに知らせる 。このロックされた応答メツセージは、レスポンダノードがインターロック読み 取りコマンドを処理した後であって且つレスポンダノードがバスへのアクセス権 を得ることができるようになった後にコマンダへ送信される。従って、コマンダ は、インターロック読み取りトランザクションのコマンド転送後の不定の時間に ロックされた応答メツセージを受け取る。

指定の位置がロックされない場合、即ちロックタグに関連していない場合には、 インターロック読み取りコマンドで指定されたアドレスに記憶された情報が、応 答メツセージにおいて、インターロック読み取りコマンドを発生したコマンダノ ードに返送される。又、レスポンダノードは、インターロック読み取りコマンド で指定されたアドレススペース内の位置へロックタグを取り付け、従って、その 後のインターロック読み取りコマンドに対しアドレススペース内の指定の位置へ のアクセスを拒絶する。

アンロック書き込みトランザクションは、インターロック読み取りトランザクシ ョンに対して相補的なものである。コマンダノードが読み取り一変更−書き込み 動作において読み取り及び変更を首尾良く完了しないと、インターロック読み取 りコマンドによって一時的にロックされているアドレススペース内の位置をアン ロックしなければならない、コマンダは、アドレススペース内の指定の位置への アンロック書き込みトランザクションを実行して、適当に変更されたデータを指 定の位置へ書き込むことによりこの動作を実行する。レスポンダノードは、アド レススペースをアンロックしそして要求されたデータを書き込むことによりアン ロック書き込みコマンドを処理する。次いで、ロックタグは、以下で詳細に述べ るようにクリアされる。

インターロック読み取りコマンド転送中にバス２５を経て送信されるメツセージ は、６４木のデータライン上にデータを含んでいる。このデータは、４ビツトコ マンドフイールドと、例えば、メモリ３９からプロセッサノード３１へ転送され るべきワード数を指定する２ビット長さのフィールドと、データを読み取ろうと するメモリ３９内のアドレス位置を指定する３０ビツトのアドレスフィールドと を含んでいる。インターロック読み取りコマンド中に情報を搬送するシステムバ ス２５の他のラインは、コマンド転送を指示する４ビツトフアンクシヨンコード を搬送する４つのファンクションラインと、インターロック読み取りコマンドを 開始したコマンダノードを識別する６ビツトコードを搬送する６本のＩＤライン と３本のパリティラインとを含んでいる。

上記で簡単に述べたように、システムバス２５は、送信器によってバスに出され た情報が首尾良く受け取られたことを指示するために受信器によって使用される 応答信号を含んでいる。

好ましい実施例において、応答信号は、３つの同じワイヤドオア確認（ＣＮＦ） ラインを含んでいる。３本のラインが設けられている理由は、特に、インターロ ックコマンド又はＩ１０レジスタへの書き込みの場合に、レスポンダが各コマン ドに応答して何を行なうかをコマンダが厳密に知ることがバストランザクション の完全性にとって著しく重要だからである。それ故、受信器は、３段のＣＮＦラ イン全部を７サートすることによってアクノーリッジ（Ａ　ＣＫ）確認信号を送 信するか、又は３本のＣＮＦライン全部をアサートしないことによってノーアク ノリッジ（ＮＡｃＫ）確認イπ号を送信するかの何れかである。受信器にはエラ ー修正論理回路が設けられていて、３つのＣＮＦライン全部が同じ論理レベルで 受信器によって受信されないか動かについて真のＣＮＦ状態を決定する。

ＡＣＫ確認信号は、レスポンダがコマンド転送の１つのサセージの１つのサイク ルからの情報を受け入れたことを指示する。ＡＣＫ確認指示を生じる読み取りコ マンド転送サイクルは、レスポンダがある時間の後に読み取り応答メツセージを 返送することを指示する。

ＣＮＦライン上に返送されるＮＡＣＫ確認信号はコマンド転送のそのバスサイク ルからの情報を受け入れる受信器がないことを指示する。これには次の３つの理 由がある。即ち、（１）システムバスにパリティエラーが生じている。（２）例 えば、受信器の入力待ち行列がいっばいであるときに、受信器が一時的にコマン ドを受け入れることができない、或いは（３）指定のアドレスに対応するレスポ ンダノードがない。

バスサイクルに対応する確認指示は、バスサイクルの後の第２のサイクルの始め に受信器ノードによってＣＮＦラインに出される。

インターロック読み取りトランザクションの一例を第６図について説明する。第 ６図の上部の水平軸は、バス２５上の次々のバスサイクルを示している。第６図 の左側に沿って垂直に現われる表示は、バス２５に含まれるラインのグループ、 即ちファンクションライン、データライン、ＩＤライン、確認ライン及び仲裁ラ インを示している。第６図の水平及び垂直軸によって形成されるマトリックス内 の入力は、指定のバスサイクル中に指定のパスラインに現われるデータの形式を 示している。

バスサイクルＯにおいて、第１のコマンダノード、例えば第１図のノード３１は 、アービタ２８へ至るＣＭＤ　ＲＥＱ仲裁要求ライン（第１図に示されてアービ タ２８に接続されたポイント／ポイントラインの１つ）をアサートする。従って 、第６図は、サイクル１にシステムバス２５の仲裁ライン上に存在する’ｃｍｄ ｒ　＃１”要求を指示する。それより優先順位の高い他のノードがバスへのアク セスを同時に要求していないと仮定すれば、プロセッサ３１がサイクルｌにバス アクセス権を得そしてシステムバス２５にメツセージを送信する。

サイクル１の間にバス２５のファンクションラインになされる情報は、バス上の 情報がコマンド（ｃｍｄ）情報であることを指示している。バス２５のデータラ インに出されるデータは現在のトランザクションをインターロック読み取りトラ ンザクションとして識別すると共にデータをプロセッサ３１へ返送すべきメモリ ３９内のアドレスを指定するコマンド及びアドレス（ｃ　／　ａ　）データで構 成される。バスサイクル１中のＩＤラインは、バス２５上に現在送信しているプ ロセッサ（コマンダ／ｃｒｎｄｒ）ノード３１の識別コードを含んでいる。

バスサイクル２において、本発明のインターロック読み取りトランザクションに ついてはバス２５に何の情報も出されない。

インターロック読み取りトランザクションが開始された２メモリノード３９は、 該メモリ３９がバスサイクルｌの間に送られたコマンド転送を首尾良く受ｌ′ｊ 取っている場合に、バス２５の確認ラインにＡＣＫ確認信号を送信する０次いで 、メモリ３９は、メモリ３９の入力待ち行列にコマンドメツセージをいれる。

バスサイクル３の終了は、インターロック読み取りトランザクションにおける第 １転送の終了を構成する。バス１５におけるトランザクションはその特性が保留 性であるため、要求された情報がメモリ３９からプロセッサ３１へ返送される時 間を正確に定めることができない。応答時間は、要求を処理するためにメモリ３ ９によって必要とされる時間と、他のノードによって発生されたバス２５上の更 に別のトラフィックを処理するためにシステムバス２５に必要とされる時間とに 基づく、インターロック読み取りトランザクションの２つの転送間の時間を特定 できないことが、バスサイクル３と４との間で第６図の点線によって示されてい る。従って、その後の情報は第６図においてバスサイクル４ないし７に生じるよ うに示されているが、これはインターロック読み取りトランザクションに含まれ るタイミングの特定例に過ぎず、このようなトランザクションの第２の転送をバ ス２５のその後のサイクルにおいて行なえることを理解されたい。

メモリ３９は、その入力待ち行列からインターロック読み取り転送メツセージを 順次に取り出しそして転送に含まれたアドレス情報を検討することによりインタ ーロック読み取りコマンドを処理する。情報は、以下で詳細に述べるロックタグ に記憶されたアドレス位置と比較される。記憶されたアドレス値とインターロッ ク続々取り転送のアドレス情報との間に一致がある場合には、所望のアドレス位 置が手前のインターロック読み取りコマンドによってロックされていることを指 示する１次いで、メモリ３９は、゛′ロックされた″ファンクションコードを含 むロックされた応答メツセージを、応答メツセージに対して列に発生する。

ロックタグに記憶されたアドレス値と、インターロック読み取り転送アドレス情 報との比較が″ヒツト′°を生じない場合、即ち転送されたアドレスが記憶され たアドレスに一致しない場合には、メモリノード３９は、ファンクションライン に対する“良好読み取りデータ″　（ｇ　ｒ　ｄ　Ｏ）コードのような有効読み 取り応答ノード、データラインに対する指定のアドレス位置の内容、及びＩＤラ インに対してインターロック読み取りコマンドを開始したコマンダノードのコマ ンダ識別コードより成る応答メツセージを構成する。この応答メツセージは、メ モリノード３９の出ツノ待ち行列にロードされる。

メモリ３９がインターロック読み取りトランザクションを処理しそして以下で詳 細に述べるようにその出力待ち行列内に応答メツセージを発生すると、メモリ３ ９はアービタ２８に至るそのＲＥＳ　ＲＥＱ要求ライン（第１図に示された別の ポイント／ポイントライン）をアサートする。従って、仲裁ラインは、バスサイ クル４において第６図に示すようにレスポンダ要求（ｒｅｓｐ）指示を搬送する 。このときにこれより優先順位の高い他のノードがないとすれば、アービタ２８ はバスサイクル５の間にバス２５へのメモリ３９のアクセスを許可する。メモリ ３９は、パ良好読み取りデータ″’　（ｇｒｄｏ）信号を含む応答メツセージを システムバス２５のファンクションラインにスフイールドによって指定されたメ モリ位置からシステムバス２５のデータラインを経て８バイト（即ち、６４ビツ ト）のデータを送信し、そしてプロセッサ３１のＩＤをバス２５のＩＤラインに 送信して、インターロック読み取り要求を最初に発生したコマンダ（即ち、プロ セッサ３１）と返送データとを関連させる。

バスサイクル６の間に、このインターロック読み取りトランザクションに関連し たトラヒックはシステムバス２５に現われない、更に、インターロック読み取り トランザクションは、バスサイクル７において、プロセッサ３１がＡＣＫ確認信 号をバス２５の確認ラインに送信したときに終了する。

メモリ内の同じ指定の位置に対する第２のインターロック読み取りトランザクシ ョンにより、第６図のサイクル８−１５で示すようにバス２５にデータが現われ る。サイクル８において、第２のコマンダ（ｃｍｄｒ　＃２）はアービタ２８へ のコマンダ要求を開始する。バスサイクル９−１２は、サイクル１−４と同様の トラヒックをバス２５に生じさせる。しかしながら、メモリ３９は、受は取った インターロック読み取りコマンドを処理する際に、ロックタグに記憶されたアド レス値と、インターロック読み取りコマンドと共に送信されたアドレスとの間の 一致を見い出している。従って、ＬＯＧ応答は、例えば、サイクル１３において バス２５のファンクションラインに与えられる。バスサイクル１４及び１５はサ イクル６及び７と同じである。

Ｃ，プロセッサ３１の説明 第７図には、プロセッサ３１内のノードに特定な論理回路６５の幾つかの素子が 詳細なブロック図で示されている。プロセッサノード３１は、全てのノードと同 様に、バスインターフェイス回路６４を備えている。又、プロセッサノード３１ は、プロセッサ論理回路２０２を備えている。第７４図に示すように、プロセッ サ論理回路２０２は、当業者に良く知られたようにソフトウェアを実行するため に必要とされる中央処理ユニット（ＣＰＵ）回路を備えている。又、プロセッサ 論理回路２０２は、必要なアプリケーションファンクションを実行すると共にシ ステムバス２５を介しての転送を制御するためにシステム２０によって要求され るコマンド及びアドレス情報も発生する。

又、プロセッサノード３１は、パリティエラーチェック回路２０４も備えており 、この回路は、バスインターフェイス回路６４からシステムバス２５のファンク ションライン、データライン、ＩＤライン及びパリティラインを経て受け取った 情報を監視して、良く知られたようにこれら信号に対するパリティチェックを行 なう、パリティエラーが検出されると、信号ライン２０６にパリティエラー指示 が発生される。

ＩＤライン上の信号は比較回路２０８によって監視され、３１の位置によって決 定されるバックブレーン上の固定布線接続部２１０からプロセッサ３１の識別コ ードも送られる。比較器２０７からの比較結果は、パリティエラー信号ライン２ ０６上の情報と共に、Ａ、ＣＫ確認発生器２０８へ送られる。パリテを経て受け 取ったＩＤコードがプロセッサ３１のＩＤコードに一致しない場合には、プロセ ッサ３１へ送られる各々の応答サイクルの後の第２のバスサイクルの始めにＡＣ Ｋ確Ｌ！しｌｉ生器２０８によってバス２５のＣＮＦラインにＡＣＫ確認信号が 送られる。

バス２５のファンクション及びデータライン上の情報は、バスインターフェイス ６４を経て応答デコーダ２１２へ送られる。デコーダ２１２は、バス２５上のメ ツセージが゛プロセッサ３１に意図されたものであるときに比較器２０７によっ てイネーブルされる。これは、比較器２０７からの肯定比較結果によって決定さ れる。デコーダ２１２が比較器２０７によってイネーブルされると、デコーダ２ １２はシステムバス２５のファンクションラインからファンクションコードを引 き出し、幾つかのファンクションコードに対し、バス２５のデータラインからプ ロセッサ論理回路２０２ヘコマンド及びデータ情報を供給し、適当な動作を行な わせる。

本発明によれば、インターロック読み取りコマンド及びアンロック書き込みコマ ンドを含むコマンドメツセージを送信するための手段が設けられている。ここに 実施するように、送信手段はコマンド発生器２１４を含む、プロセッサ３１がバ ス２５上のトランザクションを開始しようとするときには、コマンド、アドレス 及びデータ情報が、接続部２１０かも送られるこのノードのＩＤと共に、コマン ド発生器２１４へ送られる。コマンド発生器２１４は、コマンド転送メツセージ を形成し、ノッサ３１がコマンダメツセージを送信するためにバス２５へのアク セスを所望していることをアービタ２８（第７図には示さず）へ指示する。アー ビタ２８は、仲裁システムを使用して、もとのインターロック読み取り転送の後 の不定の時間にプロセッサ３１へのアクセスを許可する。

アクセスが許可されると、コマンド発生器２１４は、バスインターフェイス６４ がコマンド発生器２１４からシステムバス２５ヘコマンドメツセージを送ｆ言す るようにさせる。

インターロック読み取りコマンドが送られるレスポンダノードは、インターロッ ク読み取りコマンド転送の２サイクル後にＡＣＫ確認信号を発生する。第７図に 特に示すように、コマンド発生器２１２は、ＣＮＦラインを監視し、プロセッサ ３１によりシステムバス２５を経て送られた各コマンド転送サイクルの２つのバ スサイクル後にＣＮＦパスライン上にＡＣＫ確認信号が存在することを検出する 。八〇に確認信号の存在が検出されないと、適当な修正動作が取られ、これは好 ましい実施例ではその前のコマンドを再送信することより成る。転送が完了する と、レスポンダノードはインターロック読み取りコマンドを処理し、応答メツセ ージをシステムバス２５に転送する。システムバス２５上のトラヒック及び待ち 行列の長さによって確実でないために、レスポンダノードは、コマンド転送後の 不定の時間に応答メツセージを発生する。

本発明によれば、コマンダノードは、インターロック読み取りコマンドの開始に 続く所定の時間に、プロセッサノードによって開始されたインターロック読み取 りコマンドの受信を指示するＡＣＫ確認指示を受け取ると共に、インターロック 読み取りコマンドの開始に続く不定の時間に、インターロック読み取りコマンド が実行されたかどうかを指示するロック状態情報を受け取るための手段を備えて いる。第７図に示すシステムで実施されるように、バスインターフェイス６４、 プロセッサ論理回路２０２、バスインターフェイス６４とプロセッサ論理回路２ ０２を接続す゛るＣＮＦライン、及び応答デコーダ２１２がこのような手段を構 成する。

Ｄ、メモリ３９の説明 第８図は、レスポンダノードとして働くメモリ３９のブロック図である。第８図 に示すように、メモリ３９は、コマンドデコード／アドレス／パリティチェック 回路３００を備えている０回路３００は、バスのファンクション、アドレス及び ＩＤラインに接続され、良く知られたようにパリティチェックを実行する。又、 回路３００は、バスアドレスライン上の情報を、レジスタ３０２から送られるメ モリ３９によって作用されるアドレススペースの限界と比較し、この比較結果を アドレス一致ライン３０１に供給する。バス２５を経て送られたアドレス情報が メモリ３９によって作用されるアドレススペースの範囲内にある場合及びパリテ ィエラーが生じていない場合には、回路３００に接続されたＡＣＫ確認発生器３ ０４が、メモリ３９を行き先とする転送の送信サイクル後の第２サイクルの始め に３本のＣＮＦライン全部をアサートすることによってＡＣＫ確詔信号を発生す る。

本発明によれば、メモリは、プロセッサノードからのインターロック読み取りコ マンドを受け取る手段を備えている。ここに実施するように、このような手段は 、バス２５を経そしてバスインターフェイスユニット６４を経て行なわれる転送 から受け取ったメツセージ（コマンド、アドレス及びデータ情報よりなる）を記 憶するための入力待ち行列３０６を含む。この入力待ち行列３０６はバス２５を 経て高い速度で受け取ったこのようなメツセージを、メモリ３９の相対的に速度 の低い論理回路がこれに作用できるようになるまで、記憶することができる。

入力待ち行列３０６は、バス２５上のメツセージに現われるアドレス情報がアド レス一致信号３０１によって決定されるメモリ３９に対するアドレススペースの 範囲内に入るときに、バス２５からのメツセージを記憶するようにイネーブルさ れる。

本発明によれば、レスポンダノードは、コマンダノードからのインターロック読 み取りコマンドを受け取ると共にインターロック読み取りコマンドの開始に続く 所定の時間にＡＣＫ確認信号をコマンダノードへ送信するための手段を備えてい る。

第８図に示すように、バスインターフェイス６４、入力待ち行列３０６、回路３ ００、アドレスレジスタ回路３０２、ＡＣＫ確１８５１生器３０４、及びメモリ ３９の内部のＣＮＦラインがこのような手段を構成する。

本発明によれば、メモリは、入力待ち行列からの記憶されたメツセージを取り出 すと共にこのメツセージからインターロック読み取り／アンロック書き込みコマ ンドとアドレスデータとを発生するためのコマンドデコーダ手段を備えている。

ここに実施するように、このような手段はデコーダ３０８を含む。

入ツノ待ち行列３０６の出力はデコーダ３０８に送られ、このデコーダは、入力 待ち行列３０６に記憶されたメツセージからアドレス及びコマンド情報を取り出 す。デコーダ３０８は、種々のコマンドをデコードするために多数の指示を供給 しそして１組の並列な信号ラインにアドレス情報を供給するが、デコーダ３０６ のアドレス及びコマンド出ノＪは、図示明瞭化のために束ねられたライン３０９ 及び３１１として第８図に各々系されている。

本発明によれば、メモリ３９は、情報を記憶するための記憶手段を含む、ここに 実施するように、この記憶手段はメモリアレイ３１２を含む、良く知られている ように、情報は、メモリアレイ３１２へ供給される読み取り及び書き込みコマン ドによって指定されたアドレスで識別されるメモリアレイ３１２内の複数の別々 の位置に記憶される。

本発明によれば、メモリ３９は、記憶手段に関連されてアンロック状態とロック 状態との間で作動するロック手段であって、アンロック状態においては記憶手段 へのアクセスを８′「可しそしてロック状態においては記憶手段へのアクセスを 拒絶するためのロック手段を備えている。ここに実施するように、このロック手 段はロック制御器３１０より成る。

本５！明によれば、メモリは、プロセッサノードの１つからのインターロック読 み取りコマンドに応答してロック手段の状態を指示するロック状態指示を発生す ると共にロック手段をアンロック状態からロック状態へ切り換えるためのコマン ド手段であって、更に、アンロック書き込みコマンドに応答して変更された情報 を指定の位置に記憶すると共にロック手段をロック状態からアンロック状態に切 り換えるためのコマンド手段も儲えている。ここに実施するように、このコマン ド手段はロック制御器３１０及びメモリアレイ３１２を含む。

アドレス及びコマンド情報はロック制御器３１０へ送られ、この制御器は以下で 詳細に述べるロック機構を含んでいる。デコーダ３０８からのアドレス及びコマ ンド情報はメモリアレイ３１２へも送られる。メモリアレイ３１２は読み取り及 び書き込みコマンドに応答して、デコーダ３０８から受け取ったアドレス情報で 指定されるアレイ３１２内の位置へデータを書き込んだりそこからデータを読み 取ったりする。

本発明によれば、メモリ３９は、インターロック読み取りコマンドの開始に続く 不定の時間に、インターロック読み取りコマンドを発生したプロセッサノードへ 、ロック状態指示を含むロック状態メツセージを送信するための状態応答手段を 備えている。好ましくは、応答発生器は、ロック手段がアンロック状態にあると きには指定の位置の内容を含む第１メツセージ形式を発生するとともに、ロック 手段がロック状態にあるときには指定の位置が使用できないことを指示する第２ メツセージ形式を発生するための応答手段を備えている。ここに実施するように 、この状態応答手段は、応答発生器３１６及び出力待ち行列３１８を含む。

制御器３１０からのロック状態信号３１４及びメモリアレイ３１２からのメモリ データは、応答発生器３１６へ送られ、この発生器は以下で詳細に述べる出力応 答メツセージを発生する０発生器３１２からの応答メツセージは、出力待ち行列 ３１８へ送られ、メモリ３９は前記の仲裁プロセスによってバスへのアクセスを 得るまでそこに記憶される。

応答発生器３１６は、メモリ３１２から受け取ったデータ、制御器３１０から受 け取ったロック状態信号３１４、及びデコーダ３０８から受け取ったコマンド及 びＩＤ情報に基づいて応答メツセージを形成する０発生器３１６によって形成さ れた応答メツセージは、メモリ３９が要求されたデータを供給できるかどうかに よって２つの形式の何れかとなる。応答されるコマンドがインターロック読み取 りコマンドでない場合、又はコマンドがインターロック読み取りコマンドであっ て且つロック状態信号３１４がアサートされない場合には、応答発生器３１６は 、メモリ３１２内の指定の位置の要求された内容を含む第１形式のメツセージを 形成する。しかしながら、コマンドがインターロック読み取りコマンドであり且 つロック状態ライン３１４がアサートされた場合には、応答発生器３１６は第２ 形式のメツセージを形成し、ファンクションライン上の゛′ロックされた″コー ドは、インターロック読み取りコマンドの指定のアドレスがロック状態にありそ して要求されたメツセージが受信したインターロック読み取りコマンドに応答し てメモリ３９によす送信される応答メツセージに与えられないことを指示する。

本発明によれば、メモリ３９は、応答発生器３１６からの応答メツセージを記憶 すると共にプロセッサ３１による対応するコマンドの開始に、続く不定の時間に バス２５へのアクセスを送信するための出力待ち行列手段を備えている。ここに 実施するように、このような手段は出力待ち行列３１８を含む１発生器３１６は 、応答メツセージをコンパイルすると、これを出力待ち行列３１８に供給する。

出力待ち行列３１８は、メモリ３９がバス２５へのアクセスを希望していること をバスインターフェイス６４に知らせる。応答メツセージは、このようなアクセ スが得られるまで不定の時間中出力待ち行列３１８＋’−記憶される。

メモリ３９がバス２５へのアクセスを許可されると、出力待ち行列３１８に含ま れた応答メツセージがシステムバス２５に出され、そのコマンドを最初に発生し たコマンダノードへ送られる。メモリ３９がコマンダノードによって最初に送ら れたコマンドの実行をいつ完了するかは分からず、そしてメモリ３９が要求され たデータ又はロック状態情報の何れかを供給するためにバス２５へのアクセスを いつ得るかも分からないので、インターロック読み取りコマンドに対応するロッ ク状態情報は、もとのインターロック読み取りコマンドの開始に続く不定の時間 にコマンダノードにおいてバス２５のファンクションラインに現われる。

コマンダノードが首尾良いインターロック読み取りコマンドの後にレスポンダノ ードによって発生された応答メツセージ示を発生しない、レスポンダノードがそ の応答メツセージからＡＣＫ確認信号を受け取らなかったときには、そのインタ ーロック読み取りコマンドによってセットされたロックピットをり本発明によれ ば、メモリ３９は、ロック手段がアンロック状態にあるときに指定の位置の内容 を含む第１メツセージ形式を発生すると共に、ロック手段がロック状態にあると きに指定の位置が利用できないことを指示する第２メツセージ形式を発生するた めの手段を備えている。ここに実施するように、このような手段は、ロック状態 ライン３１４、応答発生器３゛１６、デコーダ３０８及びロック制御器３１０を 含む。

Ｅ、ロック制御器３１０の説明 第９図は、ロック制御器３１０の詳細な図である。本発明によれば、ロック手段 は、インターロック読み取りコマンドを阻止すべきメモリアレイ３９内のアドレ スに対応する選択されたアドレスを受け取るためのロックタグ手段を備えている 。ここで実施するように、このロックタグ手段は、４つのロックタグ３５２ａ、 ３５２ｂ、３５２ｃ及び３５２ｄを備えており、これらは論理制御器３５ｏと共 にロック制御器３１２を構成する。特定の用途に基づいてこれより多くの又はこ れより少数のロックタグを設けられることを理解されたい、ロックタグ３５２ａ −ｄは構造及び作用が同じである。明瞭化のために、ロックタグ３５２ａに対す る詳細な回路しか示されていない。

各々のロックタグ３５２ａ−ｄは、システム２０のアドレススペース内の位置に 対応する値を記憶するための記憶レジスタ３５４を備えている。レジスタ３５４ は、該レジスタに記憶された値が現われるところの出力端子３５６を備えている 。レジスタ３５４は、イネーブル端子３５８と、アドレスライン３０９に接続さ れた入力端子３６０とを備えている。イネーブル端子３５８を作用させることに より、レジスタ３５４はアドレスライン３０９に現われる信号をロードする。

レジスタの出力端子３５６は、比較器３６８の１つの入力端子３６６に接続され る。比較器３６６の別の入力端子３７０はアドレスライン３０９に接続される。

比較器３６６の出力端子３７２は″一致゛′信号を構成し、これは入力アンドゲ ート３７４の一方の入力端子に送られる。アンドゲート３７４の他方の入力端子 はコマンドライン３１１のアンド書き込みライン３８０に接続される。アンドゲ ート３７４の出ツノ端子はラッチ３８２のリセット端子に接続される。ラッチ３ ８２の出力端子は【、ＯＣＫ信号を摺成し、これは入力アンドゲート３８６の一 方の入ツノ端子３８７に送られる。アンドゲート３８６の他方の入力端子は比較 器３６８の一致信号出力に接続される。アンドゲート３８６の出力は、アドレス ラインに現われるアドレスがロックタグ３５２ａによってパロツク″されたこと を指示する゛′ヒツト′°信号を構成する。

ロックタグ３５２ａの最後の部品は４人カアンドゲート３８８である。アンドゲ ート３８８の一方の入力は、メモリノード３９によって現在処理されているコマ ンドがインターロック読み取りコマンドであることを指示するコマンドライン３ １１のライン３９０に接続される。アンドゲート３８８の第２人力はクロック信 号３８９に接続され、ロックタグ３５２ａの動作を適当にゲートすると共に競合 状態を防止する。アンドゲートてパ端子に接続される。アンドゲート３８８の第 ４の入ｊノ端子は反転ロック状態信号３１４に接続される。アンドゲート３８８ の出力端子は、レジスタ３５４のイネーブル入力３５８及びラッチ３８２のセッ ト端子に接続される。

論理制御器３５０は、アイドルロックタグを選択するための選択エンコーダとし て働くロックタグ割当て回路３９２を備えている。この割当て回路３９２は、ロ ックタグ３５２ａ−ｄからのロックピットの状態によりどのロックタグがフリー であるかを判断し、そしてその選択されたロックタグに対する゛′割当て′°傷 信号立ち上げることによりロック機能を与えるように使用可能なロックタグの１ つを指定する。全てのロックタグが現在指定されている場合には、全てビジー″ の出力信号が５人ツノオアゲート３９４の１つの入力に送られる。オアゲート３ ９４の他の入力は、ロックタグ３５２ａ−ｄの各パヒット′″信号が供給される 。

ロック制御器３１０がインターロック読み取りコマンドを処理する動作について 以下に説明する。アドレスライン３０９上のアドレス位置は、レジスタ３５４内 に記憶されたアドレス値と邦°に比較される。レジスタ３５４内に記憶されたア ドレス値が何れもアドレスライン３０９に現われるアドレス位置に等しくない場 合には、一致信号がアサートされず、゛′ヒツト″信サートされないとすれば、 オアゲート３９４の入力はアクティブではなく、ロック状態ライン３１４はセッ トされない、メモリアレイ３１２（第８図）は指定位置の内容を応答発生器３１ ６へ供給する。ロック状態ライン３１４がアサートされないと、応答発生器３１ ６は第１形式の応答メツセージを発生し、応答メツセージのビットにおいてパ良 好な読み取りデータ”′コードがセットされ、これはバス２５のファンクション ラインを経て、それを要求したコマンダノードへ最終的に送信される。

ロック状態ライン３１４の反転値は、ここでアンドゲート３８８に送られる０回 路３９２はロックタグ３５２’ａ−ｄの割当て信号の１つを供給する。インター ロック読み取りは処理されているので、インターロック読み取りライン３９０は デコーダ３０８　（第８図）によってセットされる。従って、ロック信号３８９ がアクティベートされると、ロックタグ３５２ａのアンドゲート３８８がアクテ ィベートされ、レジスタ３５４をイネーブルする。アドレスライン３０９に現わ れるアドレス値は、ロックタグ３５２ａのレジスタ３５４に記憶される。又、ア ンドゲート３８８がアクティベートされてラッチ３８２がセットされ、ロックタ グ３５２ａの３８４のロックピットがアサートされる。ここで、ロックタグ３５ ２のレジスタ３５４に含まれた指定位置へのアクセスが次のインターロック読み 取りコマンドに対して拒絶される。

ドにより、次のような動作が生じる。アドレスライン３０９に現われるアドレス 値は、ロックタグ３５２ａのレジスタ３５４に記憶された値に等しくなる。従っ て、ロックタグ３５２ａの端子３７２の一致信９号がセットされる。ロックタグ ３５２ａに読み取り動作によってセットされているので、アンドゲート３８６の 両方の入力がここでアクティブと成り、ロックタグ３５２ａのヒツト信号をアサ ートさせる。これにより、オアゲート３９４がアクティベートされ、ロック状態 ライン３１４がアクティベートされる。ロック状態ライン３１４がアクティベー トされると、応答発生器３１６（第８図）が第２形式の応答メツセージを発生し 、ＬＯＣＫＥＤ応答コードがメツセージのファンクションビットにセットされる 。

ロックビットをクリアするためのアンロック書き込みコマンドの動作について以 下に説明する。既にロックされている位置に対するアンロック書き込みコマンド は、アドレスライン３０９に現われる値がロックタグのレジスタ３５４に記憶さ れた値に等しくなるようにする。例えば、アンロック書き込みコマンドがロック タグ３５２ａによってロックされた位置をアンロックするために送信されたと仮 定する。アドレスライン３０９にアドレス値が現われると、比較器３６８の出力 により一致信号がセットされる。このとき、アンロック書き込みライン３９１は 高レベルであるので、アンドゲート３７４がアクティベートされ、ラッチ３８２ は８力端子３８４のロックビット信号をリセットする。アンドゲート３８６がデ アクティベートされ、ロックタグ３５２ａに対するアクティブなヒツト信号をオ アゲート３９４の入力婢子から取り去る。アンロック書き込みコマンドと共に送 信されたデータは、メモリ内の指定の位置に書き込まれる。

インターロック読み取りコマンド後の不定の時間にシステムバスを経て送られる データ転送としてプロセッサに送られるロック状態メツセージを与えることによ り、本発明では、ＡＣＫ確認の転送とロック状態の送信との機能を別々に行なう ことができ、これにより、ロック状態情報が所定の時間に又は専用のロック状態 ラインを経て送信される必要がある場合に要求される経費及び複雑さを伴うこと なく、多数のロックピットを使用することが可能となる。又、これにより、シス テムバスとは別々のバス及びアダプタを経てシステ゛ムに接続されたノードから ロック状態情報を得ることができる。

前記の説明全体にわたり、ロックされたメモリ又はアドレススペースは゛位置″ によって指定されると言えた。各々のアドレス記憶レジスタはある範囲のアドレ スを構成し、単一のインターロック読み取りコマンド又はアンロック書き込みコ マンドは、端に填−位置ではなくである範囲のアドレス位置を各々ロックしたリ アンロックしたりすることができることを理解されたい。

本発明の精神又は範囲から逸脱することなく、本発明のバスインターフェイス回 路及びインターフェイスにおいて種々の変更や修正がなされ得ることが当業者に 明らかであろう０本発明は、請求の範囲内及びその等動物においてこのような修 正や変更を全て網薙するものとする。

ＦＩ６．５ ＦＩＧ、θ。

国際調量報告 国際調査報告 ｕＳ　ε８０１２９７ ＳＡ　２２３５０

Claims (11)

【特許請求の範囲】
1. １．保留バス上で排他的な読み取リ−変更一書き込み動作を実行するためのシス テムであって、上記動作は上記保留バス上での１組の別々のトランザクションを 有するものであり、これらは、指定の位置に記憶された情報を検索するためのイ ンターロック読み取リコマンドであって、次のインターロック読み取リコマンド による上記記憶された情報へのアクセスを制限するためのインターロック読み取 リコマンドと、上記指定の位置に情報を記憶すると共に上記記憶された情報への アクセスを復帰するためのアンロック書き込みコマンドとを含むものであり、上 記システムは、 バスと、 上記バスに接続されて、各々コマンダノードとして働き、上記インターロック読 み取りコマンド及びアンロック書き込みコマンドを開始するための複数の第１ノ ードとを具備し、この第１ノードは、上記インターロック読み取りコマンドの開 始に続く所定の時間に、上記第１ノードによって開始された上記インターロック 読み取りコマンドの受信を指示するＡＣＫ確認信号を受け取ると共に、上記イン ターロック読み取リコマンドの開始に読く不定の時間に、上記インターロック読 み取リコマンドが実行されたかどうかを指示するロック状態メッセージを受け取 るための手段を備えており、 更に、上記バスに接続されてレスボンダノードとして働く第２のノードを具備し 、この第２のノードは、上記第１ノードから上記インターロック読み取リコマン ドを受け取ると共に、上記インターロック読み取リコマンドの開始に続く上記所 定の時間に上記ＡＣＫ確認信号を上記第１ノードへ送信するための手段と、情報 を記憶するための上記指定の位置を含む記憶手段と、上記記憶手段に関連されて 、アンロック状態とロック状態との間で作動し、アンロック状態においては上記 記憶手段へのアクセスを許しそしてロック状態においては上記記憶手段へのアク セスを拒絶するためのロック手段と、上記第１ノードの１つからのインターロッ ク読み取りコマンドに応答して、上記ロック手段の状態を指示するロック状態指 示を発生すると共に、上記ロツク手段をアンロツク状態からロック状態へ切り換 え、そして更にアンロツク書き込みコマンドに応答して、上記指定の位置に変更 された情報を記憶すると共に、上記ロック手段をロック状態からアンロツク状態 へと切リ換えるためのコマンド手段と、上記インターロック読み取リコマンドの 開始に続く不定の時間に、インターロック読み取リコマンドを発生した第１ノー ドに、上記ロック状態指示を含むロック状態メッセージを送信するための状態応 答手段とを備えたことを特徴とするシステム。
2. ２．上記状態応答手段は、上記ロック手段が上記アンロック状態にあるときの上 記指定の位置の内容を含む第１メッセージ形式と、上記ロック手段が上記ロック 状態にあるときに上記指定の位置が使用できないことを指示する第２メッセージ 形式とを発生するための手段を含んでいる請求項１に記載のシステム。
3. ３．上記記憶手段はメモリアレイを含む請求項１に記載のシステム。
4. ４．上記ロック手段は、インターロック読み取りコマンドを防止すべきところの 上記メモリモジュール内のアドレスに対応する選択されたアドレスを受け取るた めのロックタグ手段を備えている請求項１に記載のシステム。
5. ５．上記ロック手段は、選択されたアドレスを各々受け取る複数の上記ロックタ グ手段を備え、これにより、上記メモリモジュール内の複数のアドレス位置に対 してインターロック読み取りコマンドを選択的に防止できるようにした請求項４ に記載のシステム。
6. ６．上記ロックタグ手段は、上記メモリモジュール内の複数のアドレス位置に対 応する選択されたアドレスを受け取る請求項４に記載のシステム。
7. ７．保留バス上の排他的な読み取り−変更一書き込み動作を実行するシステムで あって、上記動作は上記保留バス上での１組の別々のトランザクションを有する ものであり、これらは、指定の位置に記憶された情報を検索するためのインター ロック読み取りコマンドであってそれに続くインターロック読み取りコマンドに よる上記記憶された情報へのアクセスを制限するためのインターロック読み取り コマンドと、上記指定の位置に情報を記憶しそして上記記憶された情報へのアク セスを復帰するためのアンロック書き込みコマンドとを含むものであり、上記シ ステムは、 バスと、 上記バスに接続されて、コマンダノードとして働き、上記インターロック読み取 りコマンド及びアンロック書き込みコマンドを開始するたφの複数の第１ノード とを具備し、これらの第１ノードは、上記インターロック読み取リコマンドの開 始に続く不定の時間に、上記インターロック読み取リコマンドが実行されたかど うかを指示するロック状態メッセージを受け取るための手段を備えており、 更に、上記バスに接続されて、レスボンダノードとして働く第２ノードを具備し 、この第２ノードは、上記第１ノードから上記インターロック読み取リコマンド を受け取るための手段と、情報を記憶するための上記指定の位置を含む記憶手段 と、上記記憶手段に関連されて、アンロック状態とロック状態との間で作動でき 、アンロツク状態にあるときは上記記憶手段へのアクセスを許しそしてロック状 態にあるときは上記記憶手段へのアクセスを拒絶するためのロック手段と、上記 第１ノードの１つからのインターロック読み取リコマンドに応答して、上記ロッ ク手段の状態を示すロック状態指示を発生すると共に上記ロック手段をアンロッ ク状態からロック状態へと切リ換え、そしてアンロック書き込みコマンドに応答 して、上記指定の位置に変更された情報を記憶すると共に上記ロック手段をロッ ク状態からアンロック状態に切リ換えるためのコマンド手段と、上記インターロ ック読み取リコマンドの開始に続く不定の時間に、インターロック読み取りコマ ンドを発生した第１ノードに、上記ロック状態指示を含むロック状態メッセージ を送信するための状態応答手段とを備えていることを特徴とするシステム。
8. ８．繰リ返しのバスサイクル中にデータを伝播する保留バス上で排他的な読み取 リ−変更一書き込み動作を実行するためのシステムであって、上記動作は上記保 留バス上の１組の別々のトランザクションを有するものであり、これらは、メモ リノード内の指定の位置に記憶された情報を検索するためのインターロック読み 取リコマンドであって、上記指定の位置をロック状態に入れて、次のインターロ ック読み取りコマンドによる上記記憶された情報へのアクセスを制限するための インターロック読み取りコマンドと、上記指定の位置に情報を記憶すると共に上 記指定の位置をアンロック状態に入れて、上記記憶された情報へのアクセスを復 帰するためのアンロック書き込みコマンドとを含むものであり、上記システムは 、バスと、 上記バスに接続されて、上記インターロック読み取りコマンドを各々開始するこ とのできる複数のプロセッサノードとを具備し、これらのプロセッサノードは、 上記インターロック読み取りコマンド及びアンロック書き込みコマンドを含むコ マンドメッセージを送信する手段と、上記インターロック読み取リコマンドの開 始に続く所定数のバスサイクルにＡＣＫ確認信号を受け取る手段とを備え、上記 ＡＣＫ確認情報は、上記プロセッサノードによって開始された上記インターロッ ク読み取リコマンドの受信を指示するものであり、更に上記手段はコマンドメッ セージに続く不定の時間に応答メッセージを受け取リ、この応答メッセージは、 上記指定の位置がアンロック状態にあるときに上記情報を含むと共に、上記指定 の位置がロック状態にあるときにロック応答を含むものであり、更に、上記バス に接続されたメモリノードを具備し、このメモリノードは、上記受け取ったコマ ンドの開始に続く上記所定数のバスサイクルの後に上記ＡＣＫ確認信号を上記プ ロセッサノードへ送信するための確認手段と、上記インターロック読み取リコマ ンドとアンロック書き込みコマンドを上記プロセッサノードから受け取るための 入力待ち行列手段と、上記入力待ち行列手段から記憶されたコマンドを取リ出す と共に、上記コマンドからインターロック読み取リ及びアンロック書き込み制御 及びアドレス情報を発生するためのコマンドデコーダ手段と、上記指定の位置を 含む複数のアドレス位置を有していて、上記デコーダ手段からの制御及びアドレ ス情報に応答して上記記憶された情報を記憶及び検索するためのメモリアレイと 、上記メモリアレイ内のアドレス位置に対応するメモリアドレス値を記憶するた めのロック記憶レジスタと、上記デコーダ手段からの上記インターロック読み取 リ制御及びアドレス情報に応答し、上記インターロック読み取リアドレスが上記 ロック記憶レジスタに既に現われない場合には上記インターロック読み取リアド レスデータを上記ロック記憶レジスタにいれ、そしてロック状態においては上記 ロック記憶レジスタに記憶された上記アドレスデータに対応するメモリアレイア ドレス位置を入れるためのロック制御手段とを備え、このロック制御手段は、上 記デコーダ手段からのアンロック書き込みコマンド及びアドレスデータに応答し て、アンロック状態においては上記ロック記憶レジスタに記憶された上記アンロ ック書き込み状態に対応するメモリアレイアドレス位置を入力し、更に、上記ロ ック制御手段は、上記インターロック読み取リコマンドデータに応答して、上記 インターロック読み取リアドレスデータで指定されたメモリアレイアドレス位置 の状態に対応するロック状態信号を発生し、更に上記メモリノードは、上記ロッ クデータ信号に応答して、上記指定のアドレスがアンロック状態にある場合は上 記入力待ち行列から受け取ったコマンドのアドレスデータによって指定されたメ モリアドレスの内容を含む応答メッセージを発生すると共に、上記指定のアドレ スがロック状態にある場合はロック応答を含む応答メッセージを発生するための 発生手段と、上記発生手段からの応答メッセージを記憶すると共に、上記プロセ ッサノードによる対応コマンドの開始に続く不定の時間に上記バスヘのアクセス を得た後に上記プロセッサノードへ上記記憶された応答メッセージを送信するた めの出力待ち行列手段とを備えていることを特徴とするシステム。
9. ９．上記ロック制御手段は、上記応答メッセージが上記プロセッサノードによっ て首尾良く受け取られない場合に上記メモリアレイのアドレス位置をアンロック 状態に復帰する請求項８に記載のシステム。
10. １０．保留バスによって接続されたコマンダノード及びレスボンダノードを含む システム上で排他的な読み取リー変更一書き込み動作を実行するための方法であ って、上記動作は、上記保留バス上での１組の別々のトランザクションを有する ものであり、これらは、指定の位置に記憶された情報を検索するためのインター ロック読み取リコマンドであって、それに続くインターロック読み取リコマンド による上記記憶された情報へのアクセスを制限するためのインターロック読み取 リコマンドと、上記指定の位置に情報を記憶すると共にこの記憶された情報への アクセスを復帰するためのアンロック書き込みコマンドとを含むものであり、上 記方法は、 コマンダノードからレスボンダノードヘのインターロック読み取りコマンドを開 始し、 コマンドの開始に続く所定の時間に上記レスボンダノードから上記コマンダノー ドヘの上記インターロック読み取リコマンドの受信を指示するＡＣＫ確認信号を 送信し、ロックインジケータを検査し、このロックインジケータがアンロック状 態にある場合に、上記ロックインジケータをアンロック状態からロック状態へと 切り換え、上記インターロック読み取りコマンドの開始に続く不定の時間に、上 記ロックインジケータの状態に対応するロック状態メッセージを上記コマンダノ ードへ送信し、そして変更された情報を上記指定の位置に記憶すると共に、上記 レスボンダノードによるアンロック書き込みコマンドの受信の際に上記ロックイ ンジケータをロック状態からアンロック状態に切リ換えるという段階を具備する ことを特徴とする方法。
11. １１．繰リ返しのバスサイクル中にデータを伝播する保留バス上で排他的な読み 取リ−変更一書き込み動作を実行する方法であって、上記動作は、上記保留バス 上での１組の別々のトランザクションを有するものであり、これらは、メモリノ ード内の指定の位置に記憶された情報を検索するインターロック読み取リコマン トであって、その後のインターロック読み取リコマンドによる上記記憶された情 報へのアクセスを制限するように上記指定の位置をロツク状態に入れるためのイ ンターロック読み取リコマンドと、上記指定の位置に情報を記憶すると共に上記 指定の位置をアンロック状態に入れて、上記記憶された情報へのアクセスを復帰 するためのアンロック書き込みコマンドとを含んでおり、上記方法は、 上記位置を指定するアドレスを含むインターロック読み取リコマンドをコマンダ ノードからレスボンダノードへ開始し、上記インターロック読み取リコマンドに 続く所定数のサイクルにおいて上記レスボンダノードから上記コマンダノードヘ の上記インターロック読み取りコマンドの受信を指示するＡＣＫ確認信号を送信 し、 上記プロセッサノードからのインターロック読み取リコマンド及びアンロック書 き込みコマンドを入力待ち行列に受け、上記入力待ち行列からの記憶されたコマ ンドを取リ出しそしてこれらのコマンドからインターロック読み取リ及びアンロ ツク書き込み制御及びアドレス情報を発生し、上記インターロック読み取リ制御 情報に応答して、上記インターロック読み取リアドレス情報をロック状態レジス タにいれ、ロックビットをセットし、そして上記インターロック読み取リアドレ ス情報が上記ロック状態レジスタに予め記憶されていない場合に、上記インター ロック読み取リアドレス情報に対応するメモリアレイ位置の内容を第１形式の応 答メッセージとして出力待ち行列に記憶し、 上記インターロック読み取リ制御情報に応答し、上記インターロック読み取リア ドレス情報が上記ロック記憶レジスタに予め記憶されている場合に、ロックされ たコードを第２形式の応答メッセージとして上記出力待ち行列にいれ、アンロッ ク書き込み制御情報に応答して、上記メモリアレイにデータを書き込み、そして 上記アンロック書き込みアドレス情報が上記ロック記憶レジスタに予め記憶され ている場合に、上記ロックピットをリセットし、そして上記インターロック読み 取リコマンドの開始に続く不定の時間に、上記出力待ち行列に記憶された上記第 １及び第２形式のメッセージを上記コマンダノードへ送信するという段階を具備 することを特徴とする方法。