JPH02501603A - 多重処理データシステムにおけるロック制御方法 - Google Patents

多重処理データシステムにおけるロック制御方法

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Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 多重処理データシステムのための レコードロックプロセッサ 発明の背景 発明の分野 本出願は、複数のデータプロセッサ間で１つの大容量メモリが協調的に共有利用 される多重処理データシステムに関するものである。特に、本出願は、航空予約 システムのような大量処理環境において、１つの大容量メモリの協調的な共有利 用を可能にする専用プロセッサであるレコードロックプロセッサ（ＲＬＰ）に関 するものである。
背景の一般的説明 本出願は、レコードロックプロセッサを有し、共通資源に対するキューイングお よびコンテンションが複数のホスト間で共有される大容量メモリのレコードに移 されていて、各々のデータ処理装置が自身のオペレーティングシステムを持つ疎 結合構成に関するものである。密結合システム（すなわち、主記憶を共有する複 数のプロセッサ）では、大容量メモリのレコードの使用のためのキューイングに 加えて、内部メモリの参照のためのキューイングが存在する。一つのメモリを共 有する多数のプロセッサのための処理に適用した場合、レコードロックプロセッ サを用いる疎結合システムの効率は対応する密結合構成の効率に比べて高い。
本出願の疎結合システムの効率は、より多くのノード（システム）がネットワー クに付加されてもほとんど一定である。
密結合システムの効率は各データプロセッサが付加されるにつれて低下する。す なわち、付は加えられたプロセッサによる網全体のシステムスルーブツトの増加 は、先に付は加えられたデータプロセッサによるものと比べると小さいものとな る。
また、本システムにおいては、デッドロック検出をすべてのロックに対して行う ことが可能である。デッドロックとは、プロセスＡがプロセスＢの保持している 資源を待ち、かつプロセスＢがプロセスへの保持している資源を待っている状況 のことである。複数の場所でロックが生じている場合に、ロック登録の記憶場所 間における付加的な通信形式なしで、データロック検出を行うことは不可能であ る。ロック機能を一つの場所にまとめることにより、新世代のディスクサブシス テムのためのロック能力をもつ特別な制御ユニットが避けられる。従って、標準 の大容量メモリ制御ユニットを他のアプリケーションに用いることが可能となり 、設計資源における節約が図れる。
レコードロックプロセッサを用いることにより、利用者が付加的な計算能力を標 準の処理システムを用いたアプリケーション／データベースに適用することが可 能となる。レコードロックプロセッサは４個のデータプロセッサを操作するよう に設計されており、（すべてのデータプロセッサが同サイズであると仮定すれば ）１つのデータプロセッサと比べて、３．２倍から３．６倍の計算能力が得られ る。このレコードロックプロセッサの概念は、より多くのチャネル接続やローカ ルエリアネットワークを用いることにより、容易にＮシステムに拡張される。
単独ノードシステムでは、そのノードが故障した際には計算能力を得ることはで きない、疎結合ネットワークにおいては、一つのノードが故障しても他のノード を用いて処理を続けることができる。はとんどのホット待機システムでは、待機 ノードは主要ノードと同じアプリケーションを処理してはいない、レコードロッ クプロセッサを有した本発明の疎結合システムでは、双方のノードとも同時に同 じアプリケーション／データベースに働きかけることができる。これは、レコー ドロックプロセッサを用いる解決の結合効率が、他のホスト内競合に対するソフ ト的な解決策よりも優れていることによる。
また、レコードロックプロセッサを用いる疎結合システム構成は、システムの逐 次的な成長をも提供する。利用者は、既存のシステムを取り替えることなく、も う一つのシステムをネットワークに加えることで、より大きな計算能力を得るこ とが可能である。レコードロックプロセッサを用いる解決は、より多くのシステ ムを既存の装置に付加することにより成長するシステムに対して、更にもう一つ の次元を付は加える。
疎結合システムは内部の主記憶部と接続する必要がないので、システムを疎結合 システムに付は加えることにより既存コンピュータシステムに大きな影響を与え ることはない。
各データ獲得機能装置の出力を仲裁者に伝えるスーパーバイザモジュールと共に 、複数のデータ獲得装置の使用が、「電子設計Ｊ１９８１年９月３日のページ１ ４３〜１５６　（Ｅｌｅｃｔｒｏｎｊｃ　Ｄｅｓｊｇｎ、Ｓｅｐｔｍｂｅｒ　３ ．１９８１．ｐａｇｅｓ　１４３−１５６　）に示されているように、機能から 機能への構成として提案されてきた。この構成においては、各モジュールの票が 一致する場合には処理が進み、そうでない場合には不一致のモジュールが二つの 仲裁者のうちの一つによりシステムから除かれる０機能から機能への構成（ＦＦ Ａ）は、ある行為者が機能が他の行為者により実行されることを要求出来るとい うルールの標準化である。「電子設計」の論文におていは、行為者は一つあるい はそれ以上の機能の実行を提供及び制御する実体として定義される０機能は入力 パラメータの集合の出力パラメータの集合への変換として定義される。
一つあるいはそれ以上のユニットから成る共有される大容量メモリを有する多く のデータ処理メインフレームユニットの協調のために、多数の処理装置が設計さ れている。大量処理環境では、ロックの要求と信頼性の要求によって、以前の多 くのシステムが目的とする仕事に全く適さなくなった０本発明のシステムにおい ては、ロック能力は毎秒ｔｓ、　ｏｏｏ回のロック要求以上であり、一度に１０ ０．０００以上のロックを保持する能力及び一度に１．０（１１）以上のロック をキューイングする能力を有し、また、４個までのＵｎｉｓｙｓ　（商標＞　１ １００／９０コンピユータのような大規模なメインフレームコンピュータ、ある いは２つのＬｌｎｉｓｙｓ　（商標）　１１００プロセツサを用いるＵｎｉｓｙ ｓ　（商標）　１１００／９２コンピユータのような多重処理システムと共に動 作する能力をも有する。
本発明は、舷空予約のような大量処理環境の中で疎結合システムにおいて、ホッ ト予備モジュールをもった３重モジュールの冗長的概念を使用する。また、８個 のプログラム可能なチャネルインタフェースを備えている。３つの動作中のロッ クモジュールすべてが同一の入力を受け取り、ロックモジュールからの出力結果 が投票者インタフェースユニットへ送られる。
出力結果の比較は次のように行われる。もしユニットの１つが不一致である場合 には、これが誤りであると判断されて投票はしないが、動作中のユニットと同一 のデータを受け取り処理中のデータと同様の方法でデータを処理し続けているホ ット予備モジュールに入れ換えられる。このようにして、直ちに動作することの できる“ホットな”予備が代わりに入り、故障したユニットが除かれる。
独立したメンテナンスモジュールが故障ユニットの分析とメンテナンスを実行す る。メンテナンスモジュールは故障モジュール上で動作し、故障モジュールが動 作中のユニットと同一の情報を受け取っている間に訂正処理を行う。故障あるい は待機モジュールが回復すると、ホット予備モジュールとじて動作するようにス テータスが更新される。
図面の簡単な説明 本発明は、以下の図面を参照しながら説明される；第１図は、本発明のレコード ロックプロセッサを用いた疎結合の多重処理装置によるデータ処理システム全体 のブロック図； 第２図は、第１図において一つのブロックとして示されているレコードロックプ ロセッサの詳細なブロック図：第３図は、プログラム可能なチャネルインタフェ ースの動作フローチャート；そして、 第４図は、プログラム可能なレコードロックプロセッサの動作フローチャートで ある。
好適な実施例の詳細な説明 本発明の機能においては、以下に述べるような方法でプログラムされたプログラ ム可能なチャネルインタフェースとレコードロックプロセッサとの組合せが重要 である。第３図にプログラム可能なチャネルインタフェースの動作フローチャー トが示されている。プログラム可能なチャネルインタフェースのハードウェアは 、ビット切取りマイクロプロセッサとブロックマルチプレクサＩ１０ユニットチ ャネルへの通信部およびロックモジュールとの通信のための２個のバッファメモ リとから成る。プログラム可能なチャネルインタフェースの制御アルゴリズムは 、マイクロコードで格納されている方が好ましい、フローチャートに示したよう に、プログラム可能なチャネルインタフェースの主な仕事は、（１）チャネルか ら要求ストリームを受け取り、（２）その要求ストリームをチェックしてフォー マットし、ロックモジュールが利用できる要求バッファに位置づけ、（３）ロッ クモジュールの投票を評価してステータスあるいは遅延応答メツセージをチャネ ルへ提示する。
フローチャートに見られるように、１００では使用者からの要求ストリームが存 在するかどうかをチェックする。もし存在しない場合には、ステーション１０２ に示すように遅延応答が要請される。遅延応答の場合には、遅延応答が完了する までこの単位動作が繰り返される。使用者からの要求ストリームが存在する場合 には、これを入力として受け取り、ステーション１０４に示すように受諾可能な 標準フォーマットかどうかがチェックされる。ストリームがステーション１０６ の状態でないならば、ストリームが正常になるまでステーション１０８でユニッ トチェックを繰り返す、一旦、ストリームが有効であると確認されたなら、プロ グラムはステーション１１０に進んでレコードが存在することを示すフラグを立 てる。ステーション１１２では、すべてのロックモジュールが同一の入力により 動作するので、ステップ１１４におけるロックモジュールの投票の評価に移行す る前に、全て動作が終了していなければならない、ロックモジュールの評価に続 いて、点線１１６で示したようにホット予備モジュールを動作ユニットの一つと 取替えるかどうかを決定する段階がある。これに続いてステージ１１８において は使用者にチャネルの状態が与えられる。
ステーション１０２に戻り、例えば特定のレコードに対する要求ロックリストが 待ちリストメモリにキューイングされているときのように、遅延応答が要求され ている場合の、プログラム可能なチャネルインタフェースの動作について述べる 。
要求された遅延応答が完了すると、セクション１２０で示されるようにロックモ ジュールが評価される。再び、点線１２２に示すようにモジュールのうちのどれ かに故障があるか否かが調べられる。この段階に続いて、ステップ１２４では遅 延応答メツセージの次にシステムの結果を示す、レコードロックプロセッサの重 要な機能である投票は、ロックモジュールが要求ストリームにより並列に処理を するにつれ、ロックモジュールにより要求バッファに書き込まれたステータスあ るいはメツセージバイトおよびトークンから構成される。
一方、“トークン”は特定のモジュールが行った決定パスを指示するロックモジ ュール内でのメモリアドレスあるいは内容から構成される。プログラム可能なチ ャネルインタフェースは、スルーブツトを増加させると同時にマイクロプログラ ミングの利点も生じさせるように、ロックモジュールマイクロプロセッサと同一 のサイクルタイムを有する。このような型の構成では、ロックモジュールはプロ グラム可能なチャネルインタフェースによってサービスされているように捉えら れる。上記のことから、ロックモジュールの初期化は、ロックモジュールのプロ グラミングとではなく、プログラム可能なチャネルインタフェースユニットのプ ログラミングと共に完了し、従ってロックモジュールが自由になって、キューイ ングの獲得及びロックの解放という基本的なタスクをより効率的に実行すること が可能となることが分かる。
第４図に示すように、ステップ１９８のロックモジュールの初期化は、入力デー タがチャネルインタフェース要求であるか否かをチェックするステップ２００に 続く。そうでない場合には、チャネルインタフェース要求が到着するまでステッ プ２００が繰り返される。一旦、チャネルインタフェース要求が到着したら、ス テップ２０２に示しているように、プログラム可能なチャネルインタフェースか ら要求パケットを得る。要求パケットの受け取りに続いて、ステップ２０４で含 まれている機能がロックを必要とするものであるか否かを決めるテストが行われ る。機能がロック機能であるならば、ステップ２０６でロックリストメモリが調 べられ、目的のものがロックリストに存在するかどうかが決定される。ステップ ２０８において目的のものが見つかった場合には、ステップ２１０で要求はこの メモリの待ちロック内に入れられ、ステップ２１２において、要求待ちフラグが セットされる。このようにして、レコードロック要求は、すでにそれがロックリ ストメモリ内に存在するので、待ちリストメモリに入れられる。ステップ２０８ において要求がロックリストに存在しなかった場合には、ステップ２１４におい てレコードのロックが速やかに実行される。
要求が待ちリストに入れられてステップ２１２でセット要求待ちフラグがセット されたか、ステップ２１４で目的のものがロックされたかに関わらず、ステップ ２１６に進んで要求ストリームの終わりが到達したかどうかを調べる。答えが否 である場合には、システムはプログラム可能なチャネルインタフェースから要求 パッケージを受け取るステップ２０２に戻って、繰り返される。一方、要求スト リームが終わりである場合には、ステップ２１８で要求待ちフラグのセットがテ ストされる。待ちフラグがセットされていない場合には、プログラム可能なチャ ネルインタフェースは速やかにステップ２２０に移って“実行”信号が与えられ る。一方、待ちフラグがセットされている場合には、プログラム可能なチャネル インタフェースはステップ２２２で“待ち”状態にされなければならない。
ステップ２０４に戻って、機能タイプがロック解除機能である場合には、ステッ プ２２４に示されるように、最初に目的のものがロックリストに存在するかどう かが調べられる。目的のものがロックリスト中に存在しないときには、ステップ ２２６に示されるように、プログラム可能なチャネルインタフェースには拒絶状 態となる。目的のものがロックリストに存在するときには、ステップ２２７で要 求が待ちロックリストで待っているかのチェックが行われる。目的のものが待ち ロックリストで待っていないならば、ステップ２２８でその目的のものがロック リストから削除され、続いてステップ２１６で要求ストリームが終わりかどうか のテストが行われる。待ちロックリストで待っている要求が待ち要求の存在を示 している場合には、ステップ２３０で目的のものは待ちレジスタに入れられて、 待ちロックリストから削除される。
そして、ステップ２３２において、このプロセスを待っている更に多くの要求が 存在するかのテストが実行される。答えが“否”ならば、ステップ２３４で待ち 要求者のチャネルインタフェースに“実行”が与えられる。更に待ち要求が存在 する場合には、プロセスは再びステップ２１６に進む。
前述内容かられかるように、使用者の要求がある度にプログラム可能なチャネル インタフェースにおいてロックモジュールに入る前にロックモジュールの投票が 行われる。このようにして、チャネル要求はすべてのロック機関がうまく動作し ており、交換ユニットが付加されていないことを確認できる。
ロックあるいはロック解除要求信号がロックモジュールに渡される前に、ロック モジュールは以前にそれらが受け取られて待ちメモリリストに渡されたかどうか に関わらず、要求されたロックあるいはロック解除要求を処理し続けることが出 来る。このようにして、使用者から入力される要求は、プログラム可能なチャネ ルインタフェースにより多数決投票手順に基づいてチェックされ、各使用プロセ ッサからの大容量記憶ユニットへのチャネル要求の初期化には、ロックモジュー ルの制御の下で、有効な要求が速やかにプログラム可能なチャネルインタフェー スから受け取られるかどうか、あるいは動作しようとしている待ちレジスタ内に 既に要求が存在しているかどうか、又ロック解除の場合には、目的のものが待ち レジスタからロック解除されて良い状態であるかどうか、又リジェクトの場合に は、目的のものがロックリスト内に見つかるかどうか等により、”実行”あるい は“待ち”あるいは“拒絶”状態信号が与えられる。
疎結合システムは、すべてが共通のデータベース上で一緒に動作する、ユニシス （商標）　１１００コンピユータシリーズのシステムのような、大規模なメイン フレームコンピュータのネットワークである。疎結合システムの目的は、２個か ら４個の標準コンピュータシステムの能力を提供することと、より拡大された計 算能力を提供することである。疎結合システムの理想的な応用は業務処理環境に みられる。レコードロックプロセッサは、ネットワーク内のすべてのシステムの ためにレコードのロックを操作する疎結合システムのための新しいハードウェア 設備である。
ハードウェア レコードロックプロセッサを用いる際には、ロックを必要とする共有される大容 量メモリへの各参照は、共有される大容量メモリに対する要求を行う前に、レコ ードロックプロセッサへの要求から始める。レコードロックプロセッサはこの要 求を処理し、要求者に以下の３つのステータスメツセージの１つを与える： ロック許可・・・処理ＯＫ ロック不許可、ロックのキューでの競合ロックの解放待ちエラー（異常状態） ロックのキューイングの場合には、要求しているホスト側への他の行動なしに、 ロックが許可されるときに遅延メツセージが要求者に送信される。ロックが許可 された後、ホストは大容量メモリに対する処理を実行してそれからロックを解放 する。ロックの解放により、そのレコードを他の要求者が利用することが可能と なる。
ロック要求はレコードを記述するように意図されてし）る。
しかしながら、ロック登録は論理的存在であり、ソフトウェアにより意味を選択 できる。つまり、ロックはソフトウェアに対して名前を表わしてもよい。
ロック解除には特別の考慮が払われている。ロックを解除する典型的な手法は、 プロセス（すなわち、処理）に対してすべてのロックを解放する一団のロック解 除命令を発することである。−団のロック解除命令はロック解除プロセスと呼ば れる。ロック解除プロセス命令は処理が完了したときに発せられる。多くのＩ／ ○命令を保持している可能性のあるプロセスに対して、一つの命令ですべてのロ ックを解放できる。
ロック解除命令の第２のタイプは、レコードあるいはファイルをロック解除する ものである。これは、単に特定の目的のものをロック解除する個々のロック解除 である。第３のロック解除命令は、ロック解除適用グループ／ホストと呼ばれる 。
例えば、ホストがダウンして、そのダウンしているホストに対するすべてのロッ クを解放したいときなどの場合に、ロック解除側収集（Ｓｕｂ−Ｃｏｌ　Ｉｅｃ ｔｉｏｎ）が用いられる。
デッドロック レコードロックプロセッサはデッドロック検出を処理する。
すべてのロックが複数のハードウェア装置間に分散しているのではなくて一つの 場所に保持されているので、デッドロックの存在を検出することが可能である。
デッドロックの例として第１のプロセスが第２のプロセスの保持している資源を 待ち続け、且つ第２のプロセスが第１のプロセスが保持している資源を待ち続け ているという状態があげられる。双方のプロセスは待ち続け、どちらもプロセス が仕事を完了するまで他方が必要とする資源を解放することはない、デッドロッ クにおいては他の資源を待ち続ける一方で資源を保持し続け、その間はデッドロ ックされたプロセスによりいかなる仕事も実行されない、また、デッドロックは 他のプロセスがロックされている資源を使用することをも不可能にする。デッド ロックの結果はネットワークにおける処理速度の低下につながる。
デッドロック状態に対処するために、ロックモジュールは要求が内部でキューイ ングされるときにタイマを始動させる。
（要求が許可された場合には競合は存在しない、従って、キューイングしている ロック要求を考慮するだけでよい）。
キューイングしているロック要求のタイマが切れると、かなりの時間が経過した ということであり、ロックモジュールはデッドロック検出のプロセスを起動する 。デッドロックが存在すると、その状況がデッドロックを起こしている要求者に 報告される。デッドロックが存在しないときには、タイマはリセットされる。タ イマによる解決法を用いる理由は、デッドロックの検出にはかなりの時間を必要 とするが、デッドロックの発生がかなり少ないことによる。デッドロックが検出 されないとすれば、それが生じたときにスルーブツトの点で困惑する事態になる 。各々のロック登録に対する仮想デッドロックと呼ばれる第２のデッドロックオ プションが提供されている。要求がすぐに許可されないときにはその要求は拒絶 される。
託シーケンス番− レコードロックプロセッサは委託シーケンス番号を要求する命令を有している。
委託シーケンス番号はカウンタに基づいている０番号は一意的であって増えてい くものであることが保証されている。委託シーケンス番号は回復目的の監査の手 がかりを残すために用いられる。
レコードロックプロセッサの能力 好適な実施例におけるレコードロックプロセッサは、４台のユニシス（商標）　 １１００／９４コンピユータから期待できる速度の２倍の処理を可能とする。レ コードロックプロセッサには８個のＦＩＰＳ　６０−２ブロック多重チャネルイ ンタフェースがある。
８個のプログラム可能なチャネルインタフェースは４つの各システムと２つの接 続を提供するように設計されている。
加えて、診断に使われるメンテナンスチャネルも有している。
メンテナンスチャネルは通常の動作においては用いられない。
レコードロックプロセッサの− レコードロックプロセッサは、３重の本体と一つのホット予備モジュールが１つ のキャビネットに含まれるように構成される。３重構成はバックアップを提供し 、完全性を保証し、且つ同一のロックモジュール間で不一致が生じたときの競合 を解決する。
４個のロックモジュールはすべて並列に同じタスクを実行する。ロックモジュー ルはすべて同一である。３個の動作中のロックモジュールは要求者に応答を返す 前に応答に対して投票を行う。ロックモジュール間で不一致が生じた場合には、 ２個の一致したロックモジュールからの応答が正しい応答として選択される。不 一致の場合は、異なるロックモジュールを自動的に切り離し、次の処理には予備 を引き入れる。予備は、すぐに使用できるように、現在のロックのコピーを有し ている。
投票ロジックは、各々のチャネルインタフェースにおいて２重になっており、単 独の故障が起こることはない、チャネルインタフェースはすべて並列に動作する 。ロック命令は、プログラム可能なチャネルインタフェースによりＩ１０チャネ ルを通して受け取られる。全体の命令が有効であるかどうかがチェックされる。
全体の要求がチャネルにキューイングされて有効性がチェックされた後にのみ、 チャネルインタフェースがロックモジュールの使用を試みる。このような方式は 、Ｉ１０１００並列性をもたらし、ロックモジュールの最大限の利用を可能にす る。この解決法により、データが転送され要求がチェックされている間、ロック モジュールがチャネルと接続することを避けることができる。８個のプログラム 可能なチャネルインタフェースへの要求のオーバーラツプが起こるために、レコ ードロックプロセッサの全性能は向上する。
レコードロックプロセッサの内部では、各ロックモジュールと４のチャネルの各 グループに対して別々の電源ならびに冷却装置がある。２個の電源装置に接続す る２個のＡＣ取入口がある。どのモジュールもキャビネット内の他のモジュール が動作中にキャビネットから取り外せるように設計されている。
どちらかのＡＣ装置が存在すれば、レコードロックプロセッサは動作し続ける。
望まれるのなら、連続電源が外付けされる必要がある。
１つのロックモジュールが故障してもホット予備が存在する。１番目のロックモ ジュールがサービスに復帰する前に２番目のロックモジュールが故障しても、残 りの２個のロックモジュールが全体の負荷確実にを処理することができる。
１番目及び２番目のロックモジュールがサービスに復帰する前に３番目のロック モジュールが故障したら、レコードロックプロセッサは１個のロックモジュール を用いて動作をし続ける。チャネルモジュールが故障した場合には、残りのプロ グラム可能なチャネルインタフェースが動作を続け、メインフレームコンピュー タシステムの負荷を低下なしに処理する。プログラム可能なチャネルインタフェ ースの全グループが故障した場合には、他のチャネルインタフェースグループが 負荷を処理できる。レコードロックプロセッサは、少なくとも一つの故障に対し て、またある場合には複数の故障に対しても余裕がある。
疎結合システムの０　と有効生 疎結合システムは、すべて同一のデータベース上で動作する標準システムの大型 ネットワークを大きくする一手法を提供している。この能力はシステムの容量と 有効性とを改善する。
疎結合システムのネットワークは、一つのノードの計算能力に比べ全体の計算能 力を３．２倍から３．６倍に増やすことができる。
一つのノードがダウンしたとしても、一つあるいはそれ以上の残っているノード によりなお計算能力を得ることができる。
ダウンしたホストにより保持されているロックは、ダウンホストが回復するまで ロックされたままである。ダウンホストにより保持されているロックは他のホス トにより回避される。
レコードロックプロセッサがダウンホストにより保持されているロックに対して の要求を拒絶するように、特別なステップがとられる。すなわち、ダウンホスト が回復するまでの間、動作中のホストは他のトランザクションで処理を続けるこ とができる。
疎結合システム構成は、単独ノードではホストが回復するまで全体がダウンする ため、単独ノードに比べより有効性を増進している。疎結合システムでは、“ダ ウン”ノートが回復している間も“ライフ゛ノードが処理を続けることができる 。
ｉｔ並ごロス 本発明のシステムの使用者は、一つのノードがダウンしても、仕事の負荷を処理 できるのに十分な計算能力が存在するように、容量を越える構成を選ぶことがで きる。また、使用者は、すべての構成要素が動作しているときに最大負荷を処理 するようにシステムを構成することもできる。この２番目の解決策では、一つの ノードがダウンしたときに容量が減少することになる。使用者の特別な要求に合 わせて、構成を選ぶことができるという柔軟性がある。
正」【カニ欠」二五 疎結合システムは逐次的な生長を提供する。より大きな容量を必要とするときに は、新しいシステム（ノード）を付は加えることができ、システムの残りの部分 に重大な影響を与えることなくテストすることができる。共有される周辺装置な らびにレコードロックプロセッサとの接続は必要であるが、既存のシステムに影 響が及ぶことはない。
疎結合システムの構成により、利用者が負荷ピーク時にはアプリケーションに最 大の計算能力を設定することができ、そしてピーク時以外には他のタスクに構成 のある部分を割り振ることができる。利点は、利用者が必要なときに予備の計算 能力を用いることができ、また重要でない時期には他のアプリケーションに“予 備の”計算能力を用いることができることである。
惺−一一作 本発明のレコードロックプロセッサを用いることにより、大きな処理環境のアプ リケーションにおいて、４個のＵｎｉｓｙｓ（商標）　１１００／９４プロセツ サの能力は、１個のＵｎｉｓｙｓ　（商標）１１００／９４プログラムの３．２ 倍から３．６倍の計算能力を提供すると予想される。これは、それぞれ２０パー セントから１０パーセントのオーバーヘッドを基にしている。疎結合システムネ ットワークにおいて可能な計算能力の使用を禁じるアプリケーションあるいはデ ータベースの渋滞が存在しないこと、双方のケースにおいて同一のプロセッサ使 用がなされていることを仮想している。他のアプリケーションにおける疎結合シ ステムの性能は変化する。オーバーヘッドは２０パーセントあるいはそれ以下で あると考えられる。
疎結合システムネットワークは、トランザクション処理環境に対して本発明のよ り向上した容量および有効性を提供するための一つの回答を与える。共有される データを協調的に使用するために必要な新しいハードウェアは、レコードロック プロセッサと呼ばれる。
セクションＡｍシステムの概 本発明のレコードロックプロセッサ（ＲＬＰ）は、ここで述べる好適な実施例に おいては、２個から４個の独立したデータ処理システム間における大容量メモリ の協調的な共有使用を可能にする専用プロセッサである二それは、データベース ファイル中の共通の共有グループに対する複数のホストからの同時アクセスを提 供し且つ制御するために、共有される大容量メモリと共に用いられる。このよう に、ＲＬＰはファイルアクセスの同期を取るための中央機構であり、デッドロッ ク検出を行うこともできる。ここで述べる実施例は、特に舷空予約システムなど での使用に適している。
このような環境におけるＲＬＰの主な特徴は；（１）一度に１００．０００以上 のロックを蓄積する能力を有し；（２）すべてのチャネルからの毎秒１５．００ ０以上のロックを処理できる能力を有し； （３）各リクエスト処理の結果を決めるために多数決技術を用いており； （４）３つのロックモジュールと第４のロックモジュールを“ホット”待機、す なわち予備ユニットとして用いており；（５）大容量メモリのロック要求に対し てデッドロックを提供し：そして、 （６）処理チャネルとは別のメンテナンスチャネルを有し、ライン上で故障した ユニットの動作を残りの動作中のロックモジュールによって処理されている同一 の使用者要求とデータとを用いてチェックする。
４つのロックモジュールを用いるときには、８つのプログラム可能なチャネルイ ンタフェースが使用される。プログラム可能なチャネルインタフェースは、ホス トシステムに対して動作インタフェースを提供する。ロックモジュールは、ロッ クならびに待ち要求を保持し、ロックおよびロック解除アルゴリズムを実行する 。メンテナンスモジュールはＲＬＰの全体的な状態を監視し、メンテナンスモジ ュールのＩ１０トラフィック（ＴＲＡＦＦＩＣ）が通常処理と妨害しないように 、通常の動作チャネルとは独立しているホストシステムとの分離チャネルインタ フェースを通して、必要なテストおよびメンテナンス機能を実行する。
ロックモジュール ロックモジュール（ＬＭ）は、ＲＬＰにおいてロックおよびロック解除動作を実 行する。ここで述べる実施例での各ＬＭは、誤り訂正機能を有すことが望まれる ４Ｍバイトのロックメモリを備えている。ロックメモリ（ＬＭ）はロック登録と 待ちロック要求とを蓄える。ＬＭのハードウェアは以下の３つの機能的部分から 構成される： （１）ロックメモリ・・・このメモリはロック登録と待ちロック要求を保持する ： （２）マイクロコード化された制御部・・・この部位はロック／ロック解除およ びデッドロック検出アルゴリズムを実行する。
好適な実施例ではアドバンス・マイクロ・デバイス（ＡｄｖａｎｃｅｄＭｉｃｒ ｏ　Ｄｅｖｉｃｅｓ　）で作成されたＡｍ　２９０１４バイト・バイポーラマイ クロプロセッサ・スライスを用いている；そして、（３）プログラム可能なチャ ネルインタフェース（ＣＩ　）とメンテナンスモジュール（ＭＭ）へのインタフ ェース。
このハードウェアは、８個のプログラム可能なチャネルインタフェース及びメン テナンスモジュールと接続されている。
チャネルモジュール チャネルモジュール（ＣＭ）は、４つの独立したプログラム可能なチャネルイン タフェースから構成される。各プログラム可能なチャネルインタフェース（ＣＩ ）はホストコンピユークシステムとの通信能力を提供する。これは、ホストから ＲＬＰにすべての命令要求を伝え、同じホストに応答を返すために使われる。各 ＣＩはすべてのＬＭの決定に基づき多数決を行い、それに従い動作する。ＣＩの ハードウェアは以下の３つの機能的部分から構成されている；（１）メイルボッ クスメモリのセット・・・これらのメモリは４個すべてのＬＭとの通信手段を提 供する：（２）ブロック多重インタフェース・・・このインタフェースはホスト システムとの通信路を提供する：（３）マイクロコード化された制御部・・・こ の部位はチャネルインタフェース・アルゴリズムを実行する。
１６ビツト幅の２９０１マイクロプロセツサを基にしている。
ＣＩは、ホストコンピュータシステムとのチャネルを提供するブロックマルチプ レクサと接続かつ相互作用を行うように設計されており、複数のサブシステムア ドレスに応答を返す。
メンテナンスモジュール ＲＬＰ中のメンテナンスモジュール（ＭＭ）は、ＲＬＰの保守およびテスト、な らびにＬＭやＣＩへのマイクロコードのダウンロートを行う設備である。それは 、ＬＭやＣＩモジュールに対するスキャンセットのためのインタフェースと、メ ンテナンスパネルと、ブロックマルチプレクサと、チャネルインタフェースと、 ＣＩボードのセットのための“テスト穴（ｔｅｓｔｗｅｌｌ）”を含む、ＭＭは 二つの処理モードをもつ：（１）上Ｚ旦デヱネ九女ｋ・・・このモードはＲＬＰ のバランスに関するメンテナンス処理に用いられる。これはＭＭが機能的に正常 であることを必要とする。このモードでは、テストマイクロコードがＩ１０チャ ネルからダウンロードされ、命令が実行される。テストの結果は入力／出力（Ｉ ｌｏ）チャネルを通して報告される。また、このモードはメンテナンスモード時 にＬＭおよびＣＩモジュールに対してすべてをスキャンセットする能力を提供し 、通常処理時にはこれらモジュールに対して限定されたスキャンモニタ要求の能 力を提供する。
（２）メンテナンスパネルから・・・このモードは主にＭＭ自身の保守のための ものであり、ＭＭがＩ１０チャネルと通信できないときにのみ用いられる。
一以下余白一 システムブロック図のＬＱ 第１図は、本発明が使用されるディジタルデータ処理システム全体のシステムブ ロック図である。全体のシステムは本質的にモジュール化されていて並列処理を 提供し、ジエームズＨ，スケウネマン（Ｊａｍｅｓ　Ｈ，Ｓｃｈｅｕｎｅｍａｎ 　）の名前で１９８７年３月１０日に発行され、本発明の譲受人が所有している 米国特許番号４．６４９．４７５号に述べられているシステムに基づいている。
図示された構成では、各々１０とう１ル付けされた第１から第４のインストラク ションプロセッサＩＰＯからＩＰ３が使用されている。各ＩＰは、例えばユニシ スコーポレーションの３０５４−Ｄｏ型ユニットでも良いし、互換性のある市販 中の他のインストラクションプロセッサでも良い、ＩＰは基本モードおよび拡張 モードの命令実行、すなわち仮想機械能力を提供し、演算値バッファと命令バッ ファとの２つのバッファメモリ（示されていない）を有している。各ＩＰは、メ モリから命令を読みだして実行し、一般にはデータ操作を行う機能を有する。ま た、ＩＰは入力および出力バッファのセットアツプする命令とチャネルアクセス の制御とを実行する。
ＩＰと共に、１２でラベル付けされた第１から第４の入／出力プロセッサｌ０Ｐ Ｏからｌ０Ｐ３が使用される。まとめて１４とラベル付けされたＩＰとＩＯＰと の相互接続は、実際には各ユニット間の直接接続であってバス接続ではない。
各ＩＯＰは、ユニシスコーポレーションの３０６７−００　型ユニットでも良い し、同型のプロセッサでも良い、ＩＯＰは、ＩＰとメモリシステムと周辺サブシ ステム（示されていない）間のすべての通信を取扱う、この型の構成では、ＩＰ は同時中央（Ｓｙｓ−Ｃｅｎｔｒａｌ　）処理ユニットとして機能し、ＩＯＰは すべての通信を制御するＣＰＵとして働＜、ＩＰとＩＯＰとは一般に１１００／ ９０システムとして９照される。
各々１６とラベル付けされた、第１から第４の高性能記憶ユニットＨＰＳＵＯか らＨＰＳＵ３が、このシステムで用いられる。各ＨＰＳＵは、それぞれの群（バ ンク）が５２４にワードである８個のメモリ群をもった自由構造のユニットであ る。各々のＨＰＳＵは、まとめて相互接続路１８で示されているように、ＩＰへ の読み書き両方の通信路を提供するための４個のインストラクションプロセッサ （Ｉ　Ｐ）ボートを提供する。ここでも、それぞれのＨＰＳＵとＩＰ間の相互接 続はバス接続ではなくて直接接続であることに留意されたい。
また、各ＨＰＳＵはＩＯＰとの相互接続のための４個の入／出力プロセッサ（Ｉ ＯＰ）ボートも有する。これらの接続は、図中ではまとめて相互接続２０と示さ れており、それぞれのＨＰＳＵとＩＯＰとは直接接続されている。ＩＰとＩＯＰ のボートは、２ワードの読み書きインタフェースであり、それぞれ１ワードが３ ６データピツトと４パリテイビツトから成る。また、各ＨＰＳＵは少なくとも１ つの科学計算用プロセッサ（ｓｐ）ボートを有し、示している実施例では２つの このようなＳＰボートをもつ。ＩＯＰとＩＰゼインフェースは６０ナノ秒のクロ ックサイクルで動作し、ＳＰインタフェースは３０ナノ秒のクロックサイクルで 動作する。ＨＰＳＵは優れたメモリシステムであり、一つあるいはそれ以上の前 記出願審査中の特許出願に説明されている。
各ＨＰＳＵ内では誤り訂正符号（ＥＣＣ）が用いられ、１ビツトの誤り訂正と２ ビツトの誤り検出を行う。
示されている実施例では、２２とラベル付けされた１個あるいは２個の科学計算 用プロセッサＳＰＯとＳＰＩとが使用されている。一つのＳＰが一つのＨＰＳＵ と共に用いられる時には、ＨＰＳＵのＳＰボートと直接接続すればよい、２つ以 上のＨＰＳＵがＳＰと共に用いられる時には、それぞれのＳＰに対してマルチプ ルユニットアダプタ（ＭＵＡ）が必要となる。この構成では、それぞれ２４とラ ベル付けされたＭＵＡＯとＭＵＡｌとが、インタフェースライン２６と２８とを 通してそれぞれＳＰＯとＳＰＩに接続されている。ＭＵＡＯは相互接続パス３０ を通してそれぞれのＨＰＳＵと接続されており、ＭＵＡ　１は相互接続パス３２ を通してそれぞれのＨＰＳＵと接続されている。
各々のＳＰは、１つあるいはそれ以上のＩＰの指示の下で、支持モードで科学的 計算を実行する。このような観点からは、ＩＰがホストプロセッサでＳＰが支持 プロセッサであり、全ての動作は共有メモリを通して行なわれるものと捉えるこ とができる。
全体のシステムのメンテナンスや監視は、３４とラベル付けされたシステムのす べてのユニットと接続されている１個あるいは２個のシステム支持プロセッサ（ ＳＳＰ）ＳＳＰＯとＳＳＰ　１とが行う、ｓｓｐは市販されており、ユニシスコ ーポレーションの１１００／９０システムで用いられている。一般には、各ＳＳ Ｐはシステムのためにハードウェアのメンテナンスパネルの機能を提供する。情 報の表示ならびに設定、多くのメンテナンス設備の活性化、動作モードの選択な どは、ＳＳＰの制御部で行われる。
クロックシステム３６はシステム全体の同期動作を得るために用いられる。クロ ックと同期信号は各々のＩＰ、ＨＰＳＵ。
■○Ｐ、ＳＰに送られる。クロックインタフェースは、クロックレート、クロッ クモード、サイクル数及びクロックの他の性質を制御するためのＩＰからの信号 や命令を含んでいる。
レコードロックプロセッサ（ＲＬＰ）１７は（第１図および第２図に示されてい るように）ライン１９，２１，２３．２５を通してＩＰと接続されて、オンライ ン周辺装置として機能し、マルチホストシリーズの疎結合データ処理システムに つながっている共有される全人容量メモリに対する記憶。
ブロックおよびファイルロックを管理する。それは、接続されているホストから の制御パケットおよびメツセージを受け取り、接続されているホストにデータパ ケット、メツセージ及びステータスを送るために、ライト、リード及びセンス命 令を実行する。また、ロックやメツセージを管理し、ＲＬＰの他の機能を働かせ るために、ロック、ロック解除、促進メツセージなどのロッキング補助命令を実 行する。
ＲＬＰは、制御本体と目標目的物とを識別するサブコレクション番号、プロセス 番号、目的物を識別するオブジェクト名のような、プロセス、レコード、ブロッ ク、ファイルパラメータを含むパケットにより制御される。制御パケットとメツ セージとは別々に送られてもストリームとして送られてもよい。
第２図に示すように、ＲＬＰはロックモジュール（ＬＭ）とチャネルモジュール （ＣＭ）とメンテナンスモジュール（ＭＭ）とから構成される。主要なユニット はＬＭであり、ロック機能を行う。ＣＭはすべての１１０機能を行い、各ロック 機能時においてＬＭから受け取った票を処理する。
ＭＭはＲＬＰの全般的な状態を監視し、必要とされるテストおよびメンテナンス 機能を実行する。
ＲＬＰの完全な機能は、一つのロックモジュールと一つのチャネルインタフェー スとの組合せから得られる。複数のユニットは、ハードウェアの構成部品の故障 に対処するための冗長性を提供する。
電源の落ちたあるいは休止中のロックモジュールのメモリは、オンラインの作動 中のロックモジュールのメモリ内容のコピーにより満たされなければならない、 メンテナンスモジュールはロックモジュールの状態をチェックする。投票におい て異なる票を投じたためにオフラインとされたロックモジュールは、メンテナン スモジュールによりオフラインユニットとして検出される。診断テストをダウン ロードして実行することを要求するために、メンテナンスモジュールを通して信 号がホストに送られる。マイクロ診断が、メンテナンスモジュールを通して当該 のロックモジュールにダウンロードされる。処理マイクロコードもロックモジュ ールにダウンロードされる。
当該のロックモジュールの始動のために、メンテナンスモジュールを通してロッ ク要求信号が送られる。当該のロックモジュールは“始動”信号を受け取ってデ ータの充填を要求するために、オンラインのロックモジュールを選択する。
当該のロックモジュールは、一つの有効なロックモジュールから当該のロックモ ジュールへすべてのロックリスト、待ちロックリストおよび他の必要な制御情報 の書き込みを制御する。コピー動作が行われている間、ロック要求に関する処理 は停止している。ここで述べる実施例においては、停止期間は最高でおよそ２秒 間である。
コピー動作（充填）が完了すると、オフラインのロックモジュールは、通常の待 機状態におかれる。この状態において、ホット予備スペアロックモジュールとな る。一方、メンテナンステストによりテストされたロックモジュールの完全性に 疑問が残るときには、当該のロックモジュールは保留待機におかれる。保留待機 では、ロックモジュールは有効な投票メンバーに替わることはできない。しかし ながら、他の命令は同じように続けられる。すなわち、当該のロックモジュール は、動作中のロックモジュールと同一のデータに対して処理を行い、メンテナン スモジュールによってさらにテストを受けることになる。
ロックモジュールの説日 ロックモジュール（ＬＭ）は、ＲＬＰにおいてロックおよびロック解除処理を実 行する。ロックモジュールＡのみが詳細に示されている。他のロックモジュール Ｂ、Ｃ，ＤはロックモジュールＡと同一である。ロックモジュールは、機能ロジ ックとメモリとを含んだ１２のプリント回路列（ＰＣＡ）から構成される。各Ｌ Ｍは、ロック登録と待ち登録のための誤り訂正符号（ＥＣＣ）を有した４Ｍバイ トメモリと、９６にバイトのマイクロコードメモリと、１６にバイトのローカル メモリとを有する。ＬＭのハードウェアは以下の３つの機能的部分から構成され る： （１）ロックメモリ・・・このメモリはロック登録と待ちロック要求とを保持す る； （２）マイクロコード化された制御部・・・この部位はロック／ロック解除およ びデッドロック検出アルゴリズムを実行する。
３２ビツト幅のＡｍ　２９０１マイクロプロセツサを基にしている：（３）ＬＭ 、ＣＩとＭＭへのインタフェース・・・このハードウェアは他の３つのロックモ ジュール、８個のプログラム可能なチャネルインタフェースとメンテナンスモジ ュールとに接続されている。
しかしながら、概念的には、ＬＭは４個の機能的部分に分けられ、それらのうち の２つが同一のハードウェア本体（ロックメモリ）に含まれる： （１）ロックリスト・・・ロックメモリの一部で、ロック登録を保持するために 使用される部位である。それぞれの登録はレコード識別子、ロック所有書名およ びある他の情報から構成される： （２）ロックキュ・・・ロックメモリの一部で、以前にある他のプロセスによっ てロックされて既にロックリストに存在する目的物に対して、ロック動作を保留 しているようなロック要求を保持するために使用される部位である。目的のもの がロック解除される（すなわち登録がロックリストから削除される）場合は、い つまでも待ちリストが解除された目的物のロックを待っている要求のために走査 される： （３）上述したマイクロコード化された制御部：（４）上述したＬＭ、ＣＩ及び ＭＭへのインタフェース。
ロックメモリアドレスレジスタ　ＬＭＡＲ）各ＬＭ内の２０ビツトのＬＭＡＲは 、現在のロックメモリアドレスを蓄えている。このサイズは２Ｍワードまでのア ドレシングを可能にする。ＬＭＡＲは書込み専用レジスタであり、ロックメモリ の読み書き動作中にＬＭＡＲの内容を変更することはメモリ内容の誤りにつなが る。このような理由から、不適切な時にＬＭＡＲへの書込みがあればＬＭクロッ クを止めるように、ＬＭＡＲの登録はロックメモリのタイミングと連動される。
ＬＭＡＲは、ロックメモリ動作を始動させるのと同じマイクロ命令によって登録 されてもよい。
既知の優先技術を用いて、各々のＣＩからのロック要求バッファ可能（ＬＲＢ　 ＡＶ）信号の巡回的優先選択を実施してもよい、　ＬＲＢ　ＡＶ倍信号与えられ たら、すべての他のＣＩがサービスし終るまで、再びＬＲＢ　ＡＶが与えられる ことはない。
チャネルモジュール（ＣＭ）は４個の独立したＣＩから構成される。各々のチャ ネルインタフェース（ｃＢは、ホストシステムとの通信能力を提供する。これは 、ホストからのすべての処理要求なＲＬＰに伝え、同じホストに応答を返すため に使われる。各ＣＩはすべてのＬＭの決定に基づく多数決を行い、それに従い動 作する。好適な実施例では、各ＣＩは２４にバイトのマイクロコードメモリと８ にバイトのローカルメモリそして１６にバイトのバッファメモリとを有する。
ＣＩのハードウェアは以下の３つの機能的部分から構成されている： メイルボックスメモリのセット・・・これらのメモリは４個のすべてのＬＭとの 通信手段を提供する；ブロック多重インタフェース・・・このインタフェースは ホストシステムとの通信路を提供する； マイクロコード化された制御部・・・この部位はＩＣアルゴリズムを実行する。
１６　ビット幅のＡｍ　２９０１マイクロプロセツサを基にしている（以下、“ ２９０１”と参照される）。
ＣＩは、ホストシステムのブロックマルチプレクサチャネルと接続かつ相互利用 を行うように設計され、複数のサブシステムアドレスに応答する。
機」しＪΣｊし天 チャネルインタフェース（ｃＢは、レコードのロックおよびロック解除を目的と し、診断ならびにメンテナンス機能を実行するためのロックモジュール（ＬＭ） に対して、前置プロセッサとして用いられる。このため、ＣＩはハードウェア的 にＲＬＰの負荷でより多くの時間を費やす部分を実行するように作られている。
機能的には、ＣＩはブロックマルチプレクサチャネルを通して、ホストコンピュ ータと０全での通信を実行する。ＣＩは、１００フイートＩ１０ケーブルの時に は毎秒１．２Ｍバイトのレートで、好適な例における最高長４００フィートＩ１ ０ケーブルの時には毎秒８００にバイトのレートで、チャネルと通信する。通信 はマイクロプログラム制御により行われる。
このことにより、チャネルプロトコル機構を実施する際に用いるハードウェアを 最小にすることが可能となる。
ホストからＲＬＰに送られたロックレコードのようなチャネルパケットは、ＣＩ によって復号され再フォ−マツトされる。
再フォ−マツトにより、コマンドパケットはＬＭによってより処理されやすいよ うな形式に直される。
コマンドパケットは、ＣＩにより再フォ−マツトされたのち、４個のロック要求 バッファ（ＬＲＢ）に蓄えられる。
これらの４個のＬＲＢは４個のＬＭと接続されている。これにより、各々のＬＭ はコマンドパケットに対して独立に動作することが可能である。ＬＭは、８ビツ トバスを通してＬＲＢからデータを読み込んで自身のワークメモリに蓄える。そ して、ＬＭはコマンドパケットを処理して結果をＣＩの遅延応答バッファ（ＤＲ Ｂ）に送信する。すべてのＬＭがＣＩのコマンドパケットに対する応答を返し終 えたとき、ＣＩはＤＲＢ内の結果を評価する。評価はＤＲＢの内容を基に多数決 をもって行われる。多数の票を集めた内容がコマンドに対する最終応答としてチ ャネルに送られる。
ＤＲＢは、上述した応答バッファという以外の別の目的にも使用される。レコー ドの解放などのような非同期な出来事がＬＭ内で生じたときには、ＬＭはパケッ トをＣＩのＤＲＢに送信する。ＣＩはこの出来事を認識して、パケットを処理す る。
ＲＬＰには全体で８個のＣＩが存在する。各ＣＩは、同時に最高３個がオンライ ンとなる４個のＬＭと通信する。異なるモジュールの２個のＣＩは、それぞれの ホストコンピュータ、一般には異なるＩＯＰに接続される。このことにより、一 つのＣＩが故障したとしても、ＲＬＰとホストコンピュータ間に冗長性を有する パスが提供できる。各々のＣＩは４つのＰＣカードから構成されるニ一つはマイ クロプロセッサ、２つのバッファ、一つがインタフェースとローカルストアとス キャン／セット機能とを提供する。チャネルモジュール（ＣＭ）は４個のＣＩと 一つのパワー制御およびスキャン／セットのファンアウトＰＣカードとから構成 される。計算値はＣＩマイクロ機械においては１６ビツト幅であり、チャネルイ ンクフェースを通して渡されるデータを処理をするのに必要な能力を提供する。
　２９０１マイクロプロセツサの固有の速度を合わせて考えると、１６ビツト幅 はＣＩの処理要求に十分に適合する。
Ｆｉｇ、４ （特許法第１７条の２第１号の規定による補正）手続補正書 平成１年１１月２１日

Claims (25)

    【特許請求の範囲】
  1. １．レコードの記憶のための複数の共有される記憶手段と、該共有される記憶手 段に接続されて、各々が選ばれたどのレコードを使用するとのデータ処理手段も が、データ処理のために前記選択されたレコードを用いることが出来る期間に、 選択されたレコードの使用を要求する要求レコード信号を発する複数のデータ処 理手段とを備えるレコードロックプロセッサシステムであって、 少なくとも一つのチャネルインタフェース手段から成り、前記データ処理手段の 各々に接続されて、前記データ処理手段からレコードロックおよびロック解除要 求信号を受け取り、フラグ信号を供給する複数のプログラム可能なチャネルイン タフェース手段と、 プログラム可能のロックモジュール手段のグループであって、該グループが少な くとも３個の本質的に別々のロックモジュール手段を有して、該ロックモジュー ル手段の各々が前記フラグ信号を受け取るために接続され、該ロックモジュール 手段の各々が、前記フラグ信号の受け取りに続いて、前記チャネルインタフェー スから該ロックモジュールに与えられた前記レコード要求信号に応答して、ロッ クおよびロック解除ステータス信号を発するグループと、 前記のロックモジュール手段の各々により与えられた前記ロックあるいはロック 解除ステータス信号により多数決を実施し、前記チャネルインタフェース手段を 通して、前記多数決のロックステータス信号を前記要求データ処理手段に与える 投票評価手段とを備え、 前記ロックモジュール手段は、現在の要求レコード信号を蓄えるロックリストメ モリと、以前の要求レコード信号に従う前記要求レコードヘの以前のロックが解 放されるまでキューイングされる前記以前の要求レコード信号を蓄える待ちロッ クリストメモリとから構成され、 前記ロックモジュール手段は、ロック要求に従う該レコードのためのロック信号 が既に前記ロックリストメモリあるいは前記の待ちロックリストメモリに存在す るか否かに応じて、要求レコードがロックされていることあるいは要求レコード のロックが待機しなければならないことを要求データ処理手段に伝えるステータ ス信号と、ロック解除の要求に従う該レコードのためのロック信号が前記ロック リストメモリあるいは前記待ちロックリストメモリに存在するか否かに応じて、 要求レコードがロック解除されていることあるいはロック解除要求が拒絶される ことを要求データ処理手段に伝えるステータス信号とを提供する前記要求データ 処理手段により使用される前記選択されたレコードをロックするためのレコード ロック手段を備えるレコードロックプロセッサシステム。
  2. ２．請求の範囲第１項のレコードロックプロセッサシステムにおいて、 更に、動作中のロックモジュール手段として動作することが可能であり、前記シ ステムの他のロックモジュール手段として前記データ処理手段と前記共有される 記憶手段とから同一の入力信号を受け取るが、予備として動作している間は前記 投票評価手段へのロックあるいはロック解除ステータス信号を提供しない予備ロ ックモジュール手段と、 前記ロックモジュール手段と前記多数決評価手段とに接続されて、多数決と不一 致であるロックあるいはロック解除ステータス信号、あるいは前記投票において 有効な関与をしないで前記多数決評価手段によって提供される前記信号を提供す るとのロックモジュール手段をも切換えて、前記予備ロックモジュール手段を動 作状態に置くメンテナンス手段とを備える。
  3. ３．請求の範囲第２項のレコードロックプロセッサシステムにおいて、 前記メンテナンス手段は、前記切り放されるロックモジュール手段が前記ロック あるいはロック解除ステータス信号の多数決に有効に関与しているロックモジュ ール手段と同一の入力信号を受け取っている間、故障のために有効な関与から切 り離された前記ロックモジュール手段を診断する。
  4. ４．請求の範囲第２項のレコードロックプロセッサシステムにおいて、 前記のレコードロック手段は、競合するデータ処理手段間でのデッドロックを検 出して解決するデッドロック検出手段を備える。
  5. ５．請求の範囲第２項のレコードロックプロセッサシステムにおいて、 前記メンテナンス手段は、前記切り放されるロックモジュール手段が前記ロック あるいはロック解除ステータス信号の多数決に有効に関与しているロックモジュ ール手段と同一の入力信号を受け取っている間、故障のために有効な関与から切 り離された前記ロックモジュール手段を診断する。
  6. ６．各々が自身のオペレーティングシステムを有する複数のデータ処理手段と、 あるものはロックされたモードで一時に一つのプロセッサのみがアクセスでき、 また他のものは同時にどのプロセッサからもアクセスすることのできるレコード を含む共有記憶手段とを備える疎結合データプロセッサシステムであって、 該データプロセッサシステムに接続されて、各々が現在のレコード信号を蓄える ロックリストメモリと、以前の要求レコード信号によりロックされた要求レコー ドヘの以前のロックが解放されるまでキューイングされる以前の要求ロック信号 を蓄える待ちロックリストとを有する複数のロックモジュール手段から成る中央 ロック処理手段と、 前記データ処理手段に接続されたチャネルモジュール手段とを備え、 前記ロックモジュール手段は、ロック要求に従う該レコードのためのロック信号 が既に前記ロックリストメモリあるいは前記の待ちロックリストメモリに存在す るか否かに応じて、要求レコードがロックされていることあるいは要求レコード のロックが待機しなければならないことを要求データ処理手段に伝えるステータ ス信号を前記チャネルモジュール手段を通して提供し、ロック解除の要求に従う 該レコードのためのロック信号が前記ロックリストメモリあるいは前記待ちロッ クリストメモリに存在するか否かに応じて、要求レコードがロック解除されてい ることあるいはロック解除要求が拒絶されることを要求データ処理手段に伝える ステータス信号を前記チャネルモジュール手段を通してを提供する疎結合データ プロセッサシステム。
  7. ７．請求の範囲第６項のレコードロックプロセッサシステムにおいて、 前記のレコードロック手段は、競合するデータ処理手段間でのデッドロックを検 出して解決するデッドロック検出手段を備える。
  8. ８．請求の範囲第６項のレコードロックプロセッサシステムにおいて、 更に、動作中に故障したロックモジュール手段が故障していないロックモジュー ル手段と同一の入力信号を受け取っている間に、動作中に故障した前記ロジック モジュール手段を診断するメンテナンスモジュール手段を備える。
  9. ９．請求の範囲第６項のレコードロックプロセッサシステムにおいて、 前記チャネルモジュール手段は、前記データ処理手段の各々と接続されたプログ ラム可能なチャネルインタフェース手段を備える。
  10. １０．レコードの記憶のための複数の共有される記憶手段と、該共有される記憶 手段に接続されて、各々が選ばれたどのレコードを使用するどのデータ処理手段 もが、データ処理のために前記選択されたレコードを用いることが出来る限られ た期間に、選択されたレコードの排他的使用を要求する要求レコード信号を発す る複数のデータ処理手段と、前記チータ処理手段の１つに接続されて、各々が関 連するデータ処理手段からの要求に応答して前記共有されるメモリの選択された レコードをロックあるいはロック解除する本質的に同一の複数のロックモジュー ル手段と、故障したロックモジュール手段が故障していないロックモジュール手 段と同一の入力信号を受け取っている間に、動作中に故障した前記ロジックモジ ュール手段を診断するメンテナンス手段とを備えるレコードロックプロセッサシ ステム。
  11. １１．請求の範囲第１０項のレコードロックプロセッサシステムにおいて、 前記のレコードロツク手段は、競合するデータ処理手段間でのデッドロックを検 出して解決するデッドロック検出手段を備える。
  12. １２．請求の範囲第１０項のレコードロックプロセッサシステムにおいて、 前記各ロックモジュール手段は、現在のレコード信号を蓄えるロックリストメモ リと、以前の要求レコード信号によりロックされた要求レコードヘの以前のロッ クが解放されるまでキューイングされる以前の要求ロック信号を蓄える待ちロッ クリストとを有し、 前記ロックモジュール手段は、ロック要求に従う該レコードのためのロック信号 が既に前記ロックリストメモリあるいは前記の待ちロックリストメモリに存在す るか否かに応じて、要求レコードがロックされていることあるいは要求レコード のロックが待機しなければならないことを要求データ処理手段に伝えるステータ ス信号を提供し、ロック解除の要求に従う該レコードのためのロック信号が前記 ロックリストメモリあるいは前記待ちロックリストメモリに存在するか否かに応 じて、要求レコードがロック解除されていることあるいはロック解除要求が拒絶 されることを要求データ処理手段に伝えるステータス信号を提供する。
  13. １３．請求の範囲第１２項のレコードロックプロセッサシステムにおいて、 前記のレコードロック手段は、競合するデータ処理手段間でのデッドロックを検 出して解決するデッドロック検出手段を備える。
  14. １４．レコードの記憶のための複数の共有される記憶手段と、該共有される記憶 手段に接続されて、各々が選ばれたどのレコードを使用するとのデータ処理手段 もが、データ処理のために前記選択されたレコードを用いることが出来る期間に 、選択されたレコードの使用を要求する要求レコード信号を発する複数のデータ 処理手段とを備えるレコードロックプロセッサシステムであって、 各々が現在のレコード信号を蓄えるロックリストメモリと、以前の要求レコード 信号によりロックされた要求レコードヘの以前のロックが解放されるまでキュー イングされる以前の要求ロック信号を蓄える待ちロックリストとを有し、前記要 求データ処理により使用される前記選択されたレコードをロックする複数のプロ グラム可能なロックモジュール手段と、マイクロコード制御メモリ手段と、 前記ロックモジュール手段に接続されて、前記ロックモジュール手段を診断し、 前記診断が失敗したロックモジュール手段を待機状態に置くメンテナンス手段と を備え、前記メンテナンス手段は蓄積された診断テスト情報を有し、前記メンテ ナンス手段が前記故障を診断した後に、前記メンテナンス手段からの該診断テス ト情報、ならびに前記診断テストを通過した前記ロックモジュール手段の１つか らのロックリストメモリの内容と、前記診断テストを通過した前記ロックモジュ ール手段の１つからの待ちロックリストメモリの内容と、前記診断をテストを通 過した前記ロックモジュール手段からの制御メモリ内容のすべてが、前記故障し たロックモジュール手段にロードされるレコードロックプロセッサシステム。
  15. １５．請求の範囲第１４項のレコードロックプロセッサシステムにおいて、 前記ロックモジュール手段は、ロック要求に従う該レコードのためのロック信号 が既に前記ロックリストメモリあるいは前記の待ちロックリストメモリに存在す るか否かに応じて、要求レコードがロックされていることあるいは要求レコード のロックが待機しなければならないことを要求データ処理手段に伝えるステータ ス信号を提供し、ロック解除の要求に従う該レコードのためのロック信号が前記 ロックリストメモリあるいは前記待ちロックリストメモリに存在するか否かに応 じて、要求レコードがロック解除されていることあるいはロック解除要求が拒絶 されることを要求データ処理手段に伝えるステータス信号を提供する。
  16. １６．請求の範囲第１５項のレコードロックプロセッサシステムにおいて、 更に、前記のロックモジュール手段の各々により与えられた前記ロックあるいは ロック解除ステータス信号により多数決を実施し、前記チャネルインタフェース 手段を通して、前記多数決のロックステータス信号を前記要求データ処理手段に 与える投票評価手段とを備える。
  17. １７．請求の範囲第１６項のレコードロックプロセッサシステムにおいて、 更に、動作中のロックモジュール手段として動作することが可能であり、前記シ ステムの他のロックモジュール手段として前記データ処理手段と前記共有される 記憶手段とから同一の入力信号を受け取るが、予備として動作している間は前記 投票評価手段へのロックあるいはロック解除ステータス信号を提供しない予備ロ ックモジュール手段と、 前記ロックモジュール手段と前記多数決評価手段とに接続されて、多数決と不一 致であるロックあるいはロック解除ステータス信号、あるいは前記投票において 有効な関与をしないで前記多数決評価手段によって提供される前記信号を提供す るどのロックモジュール手段をも切換えて、前記予備ロックモジュール手段を動 作状態に置くメンテナンス手段とを備える。
  18. １８．請求の範囲第１７項のレコードロックプロセッサシステムにおいて、 前記メンテナンス手段は、前記切り放されるロックモジュール手段が前記ロック あるいはロック解除ステータス信号の多数決に有効に関与しているロックモジュ ール手段と同一の入力信号を受け取っている間、故障のために有効な関与から切 り離された前記ロックモジュール手段を診断する。
  19. １９．請求の範囲第１８項のレコードロックプロセッサシステムにおいて、 前記のレコードロック手段は、競合するデータ処理手段間でのデッドロックを検 出して解決するデッドロック検出手段を備える。
  20. ２０．請求の範囲第１４項のレコードロックプロセッサシステムにおいて、 更に、少なくとも一つのチャネルインタフェース手段から成り、前記データ処理 手段の各々に接続されて、前記データ処理手段からレコードロックおよびロック 解除要求信号を受け取り、フラグ信号を供給する複数のプログラム可能なチャネ ルインタフェース手段と、 前記ロックモジュール手段は、前記フラグ信号の受け取りに続いて、前記チャネ ルインタフェースから該ロックモジュールに与えられた前記レコード要求信号に 応答して、ロックおよびロック解除ステータス信号を発する。
  21. ２１．請求の範囲第２０項のレコードロックプロセッサシステムにおいて、 更に、前記のロックモジュール手段の各々により与えられた前記ロックあるいは ロック解除ステータス信号により多数決を実施し、前記チャネルインタフェース 手段を通して、前記多数決のロックステータス信号を前記要求データ処理手段に 与える投票評価手段とを備える。
  22. ２２．請求の範囲第２１項のレコードロックプロセッサシステムにおいて、 更に、動作中のロックモジュール手段として動作することが可能であり、前記シ ステムの他のロックモジュール手段として前記データ処理手段と前記共有される 記憶手段とから同一の入力信号を受け取るが、予備として動作している間は前記 投票評価手段へのロックあるいはロック解除ステータス信号を提供しない予備ロ ックモジュール手段と、 前記ロックモジュール手段と前記多数決評価手段とに接続されて、多数決と不一 致であるロックあるいはロック解除ステータス信号、あるいは前記投票において 有効な関与をしないで前記多数決評価手段によって提供される前記信号を提供す るどのロックモジュール手段をも切換えて、前記予備ロックモジュール手段を動 作状態に置くメンテナンス手段とを備える。
  23. ２３．請求の範囲第２２項のレコードロックプロセッサシステムにおいて、 前記メンテナンス手段は、前記切り放されるロックモジュール手段が前記ロック あるいはロック解除ステータス信号の多数決に有効に関与しているロックモジュ ール手段と同一の入力信号を受け取っている間、故障のために有効な関与から切 り離された前記ロックモジュール手段を診断する。
  24. ２４．請求の範囲第２３項のレコードロックプロセッサシステムにおいて、 前記のレコードロック手段は、競合するデータ処理手段間でのデッドロックを検 出して解決するデッドロック検出手段を備える。
  25. ２５．請求の範囲第１４項のレコードロックプロセッサシステムにおいて、 前記のレコードロック手段は、競合するデータ処理手段間でのデッドロックを検 出して解決するデッドロック検出手段を備える。
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Families Citing this family (90)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5210848A (en) * 1989-02-22 1993-05-11 International Business Machines Corporation Multi-processor caches with large granularity exclusivity locking
JPH03127161A (ja) * 1989-10-13 1991-05-30 Hitachi Ltd 複数操作卓の協調方式
JP2629384B2 (ja) * 1989-11-16 1997-07-09 日本電気株式会社 ダウンラインロード起動制御方式
US5276847A (en) * 1990-02-14 1994-01-04 Intel Corporation Method for locking and unlocking a computer address
JPH0448350A (ja) * 1990-06-18 1992-02-18 Toshiba Corp データベース管理システム
US5261069A (en) * 1990-08-13 1993-11-09 Hewlett-Packard Company Method of maintaining consistency of cached data in a database system
US5285528A (en) * 1991-02-22 1994-02-08 International Business Machines Corporation Data structures and algorithms for managing lock states of addressable element ranges
US5442785A (en) * 1991-10-08 1995-08-15 Unisys Corporation Method and apparatus for passing messages between application programs on host processors coupled to a record lock processor
US5423044A (en) * 1992-06-16 1995-06-06 International Business Machines Corporation Shared, distributed lock manager for loosely coupled processing systems
US5455944A (en) * 1993-03-16 1995-10-03 International Business Machines Corporation Method for managing logging and locking of page free space information in a transaction processing system
US5408649A (en) * 1993-04-30 1995-04-18 Quotron Systems, Inc. Distributed data access system including a plurality of database access processors with one-for-N redundancy
US5485573A (en) * 1993-07-16 1996-01-16 Unisys Corporation Method and apparatus for assisting in the determination of the source of errors in a multi-host data base management system
AU1091295A (en) * 1993-11-09 1995-05-29 Kenneth H. Conner First come memory accessing without conflict
US5987586A (en) * 1993-12-23 1999-11-16 Unisys Corporation Method and apparatus for asynchronous device communication
US5513351A (en) * 1994-07-28 1996-04-30 International Business Machines Corporation Protecting a system during system maintenance by usage of temporary filenames in an alias table
US5537583A (en) * 1994-10-11 1996-07-16 The Boeing Company Method and apparatus for a fault tolerant clock with dynamic reconfiguration
US5666371A (en) * 1995-02-24 1997-09-09 Unisys Corporation Method and apparatus for detecting errors in a system that employs multi-bit wide memory elements
US5511164A (en) 1995-03-01 1996-04-23 Unisys Corporation Method and apparatus for determining the source and nature of an error within a computer system
US5682537A (en) * 1995-08-31 1997-10-28 Unisys Corporation Object lock management system with improved local lock management and global deadlock detection in a parallel data processing system
US5675768A (en) * 1996-02-01 1997-10-07 Unisys Corporation Store software instrumentation package instruction
US5761734A (en) * 1996-08-13 1998-06-02 International Business Machines Corporation Token-based serialisation of instructions in a multiprocessor system
US5940826A (en) * 1997-01-07 1999-08-17 Unisys Corporation Dual XPCS for disaster recovery in multi-host computer complexes
US5949970A (en) * 1997-01-07 1999-09-07 Unisys Corporation Dual XPCS for disaster recovery
US6021508A (en) * 1997-07-11 2000-02-01 International Business Machines Corporation Parallel file system and method for independent metadata loggin
JPH1165863A (ja) * 1997-08-26 1999-03-09 Hitachi Ltd 共有資源管理方法
US6253273B1 (en) * 1998-02-06 2001-06-26 Emc Corporation Lock mechanism
US6205449B1 (en) * 1998-03-20 2001-03-20 Lucent Technologies, Inc. System and method for providing hot spare redundancy and recovery for a very large database management system
US6983350B1 (en) 1999-08-31 2006-01-03 Intel Corporation SDRAM controller for parallel processor architecture
US6668317B1 (en) 1999-08-31 2003-12-23 Intel Corporation Microengine for parallel processor architecture
US6427196B1 (en) 1999-08-31 2002-07-30 Intel Corporation SRAM controller for parallel processor architecture including address and command queue and arbiter
EP1242869B1 (en) 1999-09-01 2011-11-16 Intel Corporation Context swap instruction for multithreaded processor
US7191309B1 (en) 1999-09-01 2007-03-13 Intel Corporation Double shift instruction for micro engine used in multithreaded parallel processor architecture
WO2001016702A1 (en) 1999-09-01 2001-03-08 Intel Corporation Register set used in multithreaded parallel processor architecture
US6532509B1 (en) 1999-12-22 2003-03-11 Intel Corporation Arbitrating command requests in a parallel multi-threaded processing system
US6694380B1 (en) 1999-12-27 2004-02-17 Intel Corporation Mapping requests from a processing unit that uses memory-mapped input-output space
US6307789B1 (en) * 1999-12-28 2001-10-23 Intel Corporation Scratchpad memory
US6625654B1 (en) 1999-12-28 2003-09-23 Intel Corporation Thread signaling in multi-threaded network processor
US6631430B1 (en) * 1999-12-28 2003-10-07 Intel Corporation Optimizations to receive packet status from fifo bus
US6324624B1 (en) * 1999-12-28 2001-11-27 Intel Corporation Read lock miss control and queue management
US7620702B1 (en) 1999-12-28 2009-11-17 Intel Corporation Providing real-time control data for a network processor
US6661794B1 (en) 1999-12-29 2003-12-09 Intel Corporation Method and apparatus for gigabit packet assignment for multithreaded packet processing
US6976095B1 (en) 1999-12-30 2005-12-13 Intel Corporation Port blocking technique for maintaining receive packet ordering for a multiple ethernet port switch
US7480706B1 (en) 1999-12-30 2009-01-20 Intel Corporation Multi-threaded round-robin receive for fast network port
US6584522B1 (en) 1999-12-30 2003-06-24 Intel Corporation Communication between processors
US6952824B1 (en) 1999-12-30 2005-10-04 Intel Corporation Multi-threaded sequenced receive for fast network port stream of packets
US7681018B2 (en) * 2000-08-31 2010-03-16 Intel Corporation Method and apparatus for providing large register address space while maximizing cycletime performance for a multi-threaded register file set
US20020053017A1 (en) * 2000-09-01 2002-05-02 Adiletta Matthew J. Register instructions for a multithreaded processor
US7020871B2 (en) * 2000-12-21 2006-03-28 Intel Corporation Breakpoint method for parallel hardware threads in multithreaded processor
US6714943B1 (en) 2001-01-31 2004-03-30 Oracle International Corporation Method and mechanism for tracking dependencies for referential integrity constrained tables
US6728719B1 (en) 2001-01-31 2004-04-27 Oracle International Corporation Method and mechanism for dependency tracking for unique constraints
US6804672B1 (en) * 2001-01-31 2004-10-12 Oracle International Corporation Method and mechanism for dependency tracking
US6678542B2 (en) * 2001-08-16 2004-01-13 Optiscan Biomedical Corp. Calibrator configured for use with noninvasive analyte-concentration monitor and employing traditional measurements
US7216204B2 (en) * 2001-08-27 2007-05-08 Intel Corporation Mechanism for providing early coherency detection to enable high performance memory updates in a latency sensitive multithreaded environment
US7225281B2 (en) 2001-08-27 2007-05-29 Intel Corporation Multiprocessor infrastructure for providing flexible bandwidth allocation via multiple instantiations of separate data buses, control buses and support mechanisms
US6868476B2 (en) 2001-08-27 2005-03-15 Intel Corporation Software controlled content addressable memory in a general purpose execution datapath
US7487505B2 (en) 2001-08-27 2009-02-03 Intel Corporation Multithreaded microprocessor with register allocation based on number of active threads
US20030055719A1 (en) * 2001-09-20 2003-03-20 Faigle Christopher T. Remote participation and voting in a meeting
US7126952B2 (en) 2001-09-28 2006-10-24 Intel Corporation Multiprotocol decapsulation/encapsulation control structure and packet protocol conversion method
US7158964B2 (en) * 2001-12-12 2007-01-02 Intel Corporation Queue management
US7107413B2 (en) * 2001-12-17 2006-09-12 Intel Corporation Write queue descriptor count instruction for high speed queuing
US7269179B2 (en) * 2001-12-18 2007-09-11 Intel Corporation Control mechanisms for enqueue and dequeue operations in a pipelined network processor
US7895239B2 (en) 2002-01-04 2011-02-22 Intel Corporation Queue arrays in network devices
US7181573B2 (en) * 2002-01-07 2007-02-20 Intel Corporation Queue array caching in network devices
US6934951B2 (en) * 2002-01-17 2005-08-23 Intel Corporation Parallel processor with functional pipeline providing programming engines by supporting multiple contexts and critical section
US7610451B2 (en) 2002-01-25 2009-10-27 Intel Corporation Data transfer mechanism using unidirectional pull bus and push bus
US7181594B2 (en) * 2002-01-25 2007-02-20 Intel Corporation Context pipelines
US7149226B2 (en) * 2002-02-01 2006-12-12 Intel Corporation Processing data packets
US7437724B2 (en) * 2002-04-03 2008-10-14 Intel Corporation Registers for data transfers
US6912621B2 (en) 2002-04-17 2005-06-28 International Business Machines Corporation Method and apparatus for updating data in mass storage subsystem using emulated shared memory
US7471688B2 (en) 2002-06-18 2008-12-30 Intel Corporation Scheduling system for transmission of cells to ATM virtual circuits and DSL ports
US20040019660A1 (en) * 2002-07-24 2004-01-29 Sandhya E. Lock holding multi-threaded processes for distibuted data systems
US8095657B2 (en) * 2002-07-24 2012-01-10 Oracle America, Inc. First thread lock management for distributed data systems
US7093230B2 (en) * 2002-07-24 2006-08-15 Sun Microsystems, Inc. Lock management thread pools for distributed data systems
US7565406B2 (en) * 2002-07-24 2009-07-21 Sun Microsystems, Inc. Last thread lock management for multi-threaded process and distributed data systems
US7337275B2 (en) 2002-08-13 2008-02-26 Intel Corporation Free list and ring data structure management
US7352769B2 (en) 2002-09-12 2008-04-01 Intel Corporation Multiple calendar schedule reservation structure and method
US7433307B2 (en) 2002-11-05 2008-10-07 Intel Corporation Flow control in a network environment
US7730046B2 (en) * 2002-12-23 2010-06-01 Sap Ag Nomination locking system and method
US6941438B2 (en) * 2003-01-10 2005-09-06 Intel Corporation Memory interleaving
US7443836B2 (en) 2003-06-16 2008-10-28 Intel Corporation Processing a data packet
US7634456B2 (en) * 2003-09-06 2009-12-15 Oracle International Corporation SQL structure analyzer
US7213099B2 (en) 2003-12-30 2007-05-01 Intel Corporation Method and apparatus utilizing non-uniformly distributed DRAM configurations and to detect in-range memory address matches
US7757226B2 (en) * 2004-03-17 2010-07-13 Oracle International Corporation Method and mechanism for performing a rolling upgrade of distributed computer software
US20050251523A1 (en) * 2004-05-07 2005-11-10 Oracle International Corporation Minimizing downtime for application changes in database systems
US7788285B2 (en) * 2004-05-14 2010-08-31 Oracle International Corporation Finer grain dependency tracking for database objects
JP4469783B2 (ja) * 2005-11-28 2010-05-26 株式会社東芝 メモリ保護装置、メモリ保護システムおよびメモリ保護方法
US10395309B2 (en) * 2007-03-30 2019-08-27 Detica Patent Limited Detection of activity patterns
US20110178984A1 (en) * 2010-01-18 2011-07-21 Microsoft Corporation Replication protocol for database systems
US8825601B2 (en) * 2010-02-01 2014-09-02 Microsoft Corporation Logical data backup and rollback using incremental capture in a distributed database
US9081653B2 (en) 2011-11-16 2015-07-14 Flextronics Ap, Llc Duplicated processing in vehicles

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0049423A2 (en) * 1980-10-06 1982-04-14 International Business Machines Corporation Multiprocessor system

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3551892A (en) * 1969-01-15 1970-12-29 Ibm Interaction in a multi-processing system utilizing central timers
US3670306A (en) * 1971-03-01 1972-06-13 Honeywell Inf Systems Process for data communication between data processing systems
DE2202231A1 (de) * 1972-01-18 1973-07-26 Siemens Ag Verarbeitungssystem mit verdreifachten systemeinheiten
BE789828A (nl) * 1972-10-09 1973-04-09 Bell Telephone Mfg Gegevensverwerkend besturingsstelsel.
US3886525A (en) * 1973-06-29 1975-05-27 Ibm Shared data controlled by a plurality of users
US4300192A (en) * 1974-04-18 1981-11-10 Honeywell Information Systems Inc. Method and means for storing and accessing information in a shared access multiprogrammed data processing system
US4318182A (en) * 1974-04-19 1982-03-02 Honeywell Information Systems Inc. Deadlock detection and prevention mechanism for a computer system
JPS5296836A (en) * 1976-02-10 1977-08-15 Toshiba Corp Multiplex data processing system
IT1062827B (it) * 1976-03-29 1985-02-11 Olivetti Controllo Numerico Sistema di controllo numerico per macchine utensili
US4099234A (en) * 1976-11-15 1978-07-04 Honeywell Information Systems Inc. Input/output processing system utilizing locked processors
JPS547252A (en) * 1977-06-20 1979-01-19 Hitachi Ltd Program control system
JPS5443644A (en) * 1977-09-13 1979-04-06 Fujitsu Ltd Processing system for deadlock automatic release at exclusive control time
US4402046A (en) * 1978-12-21 1983-08-30 Intel Corporation Interprocessor communication system
US4354227A (en) * 1979-11-19 1982-10-12 International Business Machines Corp. Fixed resource allocation method and apparatus for multiprocessor systems having complementarily phased cycles
FR2474201B1 (fr) * 1980-01-22 1986-05-16 Bull Sa Procede et dispositif pour gerer les conflits poses par des acces multiples a un meme cache d'un systeme de traitement numerique de l'information comprenant au moins deux processus possedant chacun un cache
US4419724A (en) * 1980-04-14 1983-12-06 Sperry Corporation Main bus interface package
US4394728A (en) * 1980-06-26 1983-07-19 Gte Automatic Electric Labs Inc. Allocation controller providing for access of multiple common resources by a duplex plurality of central processing units
US4395753A (en) * 1980-06-26 1983-07-26 Gte Automatic Electric Labs Inc. Allocation controller providing for access of multiple common resources by a plurality of central processing units
US4480304A (en) * 1980-10-06 1984-10-30 International Business Machines Corporation Method and means for the retention of locks across system, subsystem, and communication failures in a multiprocessing, multiprogramming, shared data environment
US4414624A (en) * 1980-11-19 1983-11-08 The United States Of America As Represented By The Secretary Of The Navy Multiple-microcomputer processing
US4445174A (en) * 1981-03-31 1984-04-24 International Business Machines Corporation Multiprocessing system including a shared cache
US4574350A (en) * 1982-05-19 1986-03-04 At&T Bell Laboratories Shared resource locking apparatus
US4698752A (en) * 1982-11-15 1987-10-06 American Telephone And Telegraph Company At&T Bell Laboratories Data base locking
JPS6054052A (ja) * 1983-09-02 1985-03-28 Nec Corp 処理継続方式
JPS6079460A (ja) * 1983-10-07 1985-05-07 Nec Corp 密結合多重演算装置における制御方式
US4649475A (en) * 1984-04-02 1987-03-10 Sperry Corporation Multiple port memory with port decode error detector

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0049423A2 (en) * 1980-10-06 1982-04-14 International Business Machines Corporation Multiprocessor system

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