JPH02504309A

JPH02504309A - 集積回路

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Publication number: JPH02504309A
Application number: JP63505902A
Authority: JP
Inventors: キャット、イヴォール
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Current assignee: Individual
Priority date: 1987-07-17
Filing date: 1988-07-15
Publication date: 1990-12-06
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Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 □ 集積回路 ■■ 本発明は、単位基板（ｕｎｉｔａｒｙ　５ｕｂｓｔｒａｔｅ）から成る複数の半導体領域の各々が、データを格納および／または処理すると共に、信号を他の回路に転送したり、他の回路から受取るようになっている回路を備えており、制御条件が個々の回路内部の回路の完全さに従って個々の回路の内部に発生する信号応答によって得られ、回路間の信号の転送および受信の目的で回路相互間の接続が、得られる制御条件によって使用可能または使用不能になる種類の集積回路に関する。

ＩＬ伎血この種の集積回路は英国特許明細書第１，３７７．８５９号によって既知である。英国特許明細書第１．３７７．８５９号では、単位半導体ウェーハ基板から成る複数の領域の各々が、データを格納、および／または処理すると共に、データ信号を他の回路に転送したり他の回路から受取ったりするようになっている集積回路が記載されている。特に、多段シフトレジスタの構造が記載されており、その回路の各々は、完全な拡張シフトレジスタを構成するために、ウェーハ上の複数の他の回路の対応する部分と直列に接続されているシフトレジスタの二つの部分を組込んでいる。このようなシフトレジスタを設けることは、互いに直列に接続された−くさりの回路を漸進的に作り上げることに関係しており、各回路はそのくさりをその回路の完全さを試験して欠点が無いことを確認した後でのみ拡張するように追加される。

試験は、各々の場合に、既に確立されているくさりを経て回路に入れられたディジタル語がその回路からくさりを経てエラー無しに戻されることをチェックする外部ユニットによって行われる。エラーが存在すれば、試験中の回路はくさりの中のその回路の接続を使用不能にすることにより除外され、選択し試験するプロセスはエラーが存在しない他の回路を確認することに向けてくり返される。被試験回路から無エラ一応答が得られると、その回路が追加されてくさりを拡張し、試験する別の回路の選定が行われる。この別の回路が回路完全性の必要条件を満たしていれば、これも追加されてくさりを更に拡張し、完全なシフトレジスタが構成されるまで以下同様に続行される。

英国特許明細書第１．３７７．８５９号に開示されている技法により構成され動作する集積回路は実際上利点を備えている。しかしながら、この回路には回路を選定し試験するのに必要な外部回路が一般に複雑で、必然的にかなりな費用がかかり（おそらくウェーハ回路それ自身を設ける費用に匹敵する）、各回路を順次選定し試験する選択試験プロセスにかなりの時間がかかるという欠点がある。

主皿夏！水上述の欠点を克服し、または少くとも小さくすることができる上記の種類の集積回路を提供するのが本発明の目的である。

本発明によれば、上記各領域、または前記領域の少くとも各複数のグループが、それぞれの領域または領域のグループに特有な、その領域またはグループの内部の回路の完全さを判定して前記制御条件を得る論理回路を備えていること、および各領域またはグループの前記論理回路がその個々の６ｆｆ［またはグループの回路の完全さをチェックするように動作し、これにより、領域またはグループの漸次大きくなる部分を含む複数の試験段階に従って、前記制御条件を得ること、を特徴とする上記の種類の集積回路が提供される。

したがって、本発明によれば、個々の要素回路またはこのような回路のグループが、それらを試験する外部ユニットに全面的に依存するのではなく、それ自身を試験する。試験過程は各回路または回路のグループの内部で並行に進めることができ、それ故、試験過程を回路を試験する場合よりかなり高い速さで行うことができるという利点がある。

集積回路の要素回路の試験には、英国特許明細書第１．３７７．８５９号に記されている試験の場合のように、結果が妥当であるためには、集積回路の外部の設備を改良する必要があると一瓜に考えられている０回路の完全さが疑わしい場合、それ自身の完全さに関するその回路の応答が妥当であるとして顧ることができないから、自己試験を行なうことは一見したところ受入れることができない０本発明は、しかしながら、集積回路に関してなされる進歩および得られる良好な回路の高い収率により、各要素回路または要素回路のグループに、完全である確率が高く、かつ少くとも最初に要素回路または回路のグループの他の部分についての幾つかの基本的完全性チェックを行うことができる成る限られた量の論理回路を設けることができるという観点から、この問題に取組んでいる。更に詳細に延べれば、回路ぎ度およびこの積論理に対する冷体的様相のような因子を好適に選択することにより、それに含まれる欠陥の可能性を極端に低い状態にまで下げることができる。積論理（ｋｅｒｎｅｌ　ｌｏｇｉｃ）に占められる面積も関連因子であり、また、使用する回路の形式および数量も関連因子である（たとえば、直列論理を採用すれば、信幀性が向上する傾向がある）。積論理は一般に完全な要素回路または回路グループのわずかな部分にしか過ぎないから、その信転性を可能な限り大きくするに当って行う選択は、集積回路の一層広い範囲に利用可能な設計選択に全体として重大な影響を及ぼす必要はない。

それ故本発明によれば、要素回路またはこのような回路のグループの自己試験は、良好であると指定した積論理から、要素回路またはこのような回路のグループの一部分の試験へ、次いで一つ以上の漸次大きな部分の試験へと進行する。一連の試験の各段階が行われるにつれて、今試験したばかりの論理および回路または回路のグループの他の部分の一層多くを試験プロセスで動作させることが可能になる。したがって、試験が進行するにつれて、一層多くの回路を利用できるようになるので、行われる試験の精巧さおよび複雑さが向上される。各段階での試験の結果が前段階の結果を確認又は否認し、結果が不良であれば一般に要素回路を全体として除外することになるので、この不良結果が積論理の完全さの仮定が悪いために発生したか、または試験中の広範な回路の欠陥によるかということは問題にならない、積論理におよび回路の残部に反復試験のもとて良好な結果に導くことがある欠陥の存在する可能性は、一般に、甚だしく割引される。

個別要素回路の内部で達成された試験結果の妥当性は、それ自身の回路の試験が完了してから、各領域または領域のグループの論理回路が一つ以上の他の領域の回路の完全さを試験する段階を設けることにより更にチェックすることができる。

各領域または領域のグループの論理回路は、その領域またはグループの内部の読取り専用記憶装置から読出されるプログラムに従って、試験段階の連鎖の少くとも一部に対して作用することができる。その代りに、プログラムをその領域またはグループの外部の源から、たとえば、集積回路の外部の制御ユニットから、供給することができる。特に、プログラムはワイヤまたは単に間隔をおいて接合された他の導体を経て、集積回路の基板に供給することができる。

完全さのチェックが満足される領域または領域のグループの論理回路は、試験プロセスの完了に応じて、アレイ内のこれら領域またはグループの回路を、信号をそのアレイ内で互いに転送し受取るように、相互接続することができる。

ＩＩｆ　　　るた　の　　の１本発明による集積回路の一実施例について、付図を参照して、以下に説明する。

第１図は集積回路の要素回路を動作時互いに接続する方法の概要を示す。

第２図は集積回路の一つの要素回路の機能部門の回路図である。

第３図は集積回路の要素回路の概要図である。

第４図は第３図の要素回路の修正を示す。

説明する集積回路は、一つの半導体ウェーハ上のそれぞれの領域に布置された約２５０個の別々のディジタル回路を備えている。簡単のため、および英国特許明細書第１．３７７．８５９号に開示されているものと対応させるため、集積回路を、各々がウェーハ上に布置されている一つながりの直列接続された要素シフトレジスタ回路から構成されている。一つ以上の多段シフトレジスタを備えるものとして説明することにする。しかし、本発明はその用途をこのような設備に限定されるものではないこと、および要素回路は手近の用途に適切な如何なる機能形態をも備えることができることを理解すべきである。後者についていえば更に、回路はウェーハを通じて構成および機能を同じにすることができ、または一つの回路または回路のグループと次のものとで構成および／または機能が相違していてもよい。簡単のため、説明するウェーハ上の回路はすべて構成および機能が同一であると仮定する。

要素回路の一般形態、およびそれらを直列に相互接続する仕方を第１図に示す、この図ではこのような回路を丁度三つ示しである。

第１図を参照すると、三つの要素回路１０ないし１２の各々は、二つの半区画１３および１４に分割されているシフトレジスタを備えている。複合シフトレジスタは、三つの要素回路１０ないし１２を互いに、かつ、ウェーハの他の回路と相互に接続して、データが相互接続されたすべての回路のレジスタ区画１３の一つから他へ順次進み、符号１５で示すようにくさりの終りで、逆の順序で取ったこれら同じ回路のレジスタ区画１４を通って逆に進むくさりを形成することにより形成される。各回路には、区画１３を区画１４と直接直列に接続して、符号１５で表わした交差接続がくさりの最後の回路で効果を発揮することができるようにする切替接続１６を備えている。入力バッド１７および出力パッド１８が各要素回路に設けられており、外部データ信号接続が複合シフトレジスタに対して行われるのはくさりの最初の回路のバッド１７および１８に対してである。

データ信号は、それぞれＴｏ　ＢおよびＴＯＭとして区別された入力接続を経て各要素回路内のレジスタ区画１３および１４で受取られ、これらレジスタ区画からＦＲＯＭ　ＭおよびＦＲＯＭ　Ｄとして区別されたそれぞれの出力接続を経て転送される。したがって、第１図に示すように、回路１０のＦＲＯＭ　Ｍ接続は回路１１のＴｏ　Ｂ接続に、回路１１のＦＲＯＩＩ　Ｄ接続は回路１０のＴＯＭ接続に、直列くさりの形で接続されてい葛。

要素回路との、および要素回路内部の幾つかの接続だけを第１図に示してあり、このような図示は機能部分、すなわち、関連する回路画定領域内部のシフトレジスタ機能の設備に特に専用されるこのような各回路の部分だけを示しである。特に、電力、クロックおよびその他の信号を回路に供給する接続が別に存在し、各回路は、機能に関係し、回路の完全さを試験し、ウェーハの隣接回路との間のその接続を確立する手段にも関与している論理回路および記憶設備を備えている。

この後者の点について一層詳細にいえば、各要素回路は、回路を接続してデータおよび他の信号をウェーハ上の隣接する四つの要素回路のうちのいずれか所定の一つに、すなわち、上側の一つに、右側の一つに、下側の一つに、および右側の一つに転送するゲート回路を備えている。対応して、データおよび他の信号をこれら同じ隣接する四つの要素回路のいずれか所定の一つから受取るゲート回路も設けられている。このようにして、各要素回路は第１図に示す四つのデータ・信号接続ＴＯＢ、　Ｔｏ　Ｍ、　ＦＲＯＭ　ＭおよびＦＲＯＭ　Ｄを備えるのではなく、１６の接続を備えており、四つづつが上側の要素回路（方向Ｎとして区別される）に対して、右側の要素回路（方向Ｅとして区別される）に対して、下側の要素回路（方向Ｓとして区別される）に対して、または左側の回路要素（方向Ｗとして区別される）に対して信号を送受するかに従って互いに区別される。各々の場合の四つの接続は、それらが接続されているそれぞれの回路の方向に従って文字Ｎ、Ｅ。

ＳｌおよびＷにより互いに区別されている。含まれているゲート回路を第２図に示してあり、これについて説明することにする。

第２図を参照すると、四つの入力ゲート２１があり、これに対してそれぞれ方向Ｎ、Ｅ、Ｓ、およびＷから入力接続Ｔｏ　Ｂが接続されてデータをシフトレジスタ区画１３の第１段ＢＯに供給する。

二つのシフトレジスタ区画１３および１４をここではＢＯから８６３まで、およびＢ６４からＢ１２７までの丁度６４段づつを備えているように示してあり、区画１４の段Ｂ１２７からの出力はパッド１８に、およびＦＲＯＭ　Ｄ接続をそれぞれＮ、Ｅ、Ｓ、およびＷに供給する四つのゲート２２にも接続されている。

入力パッド１７は、それに供給される信号があたかも方向Ｎから発生するかのように処理され、この点において、入力バッドはＯＲゲート２３を介してＴＯＢ、Ｎ入力接続と組合わされる。

要素回路のくさりを作り上げるにあたり、各回路はそのＴｏ　ＢおよびＦＲＯ？Ｉ　Ｄ接続によりくさりの先行回路と接続される。この後者の回路は考察中の回路に関して既知の方向Ｎ、Ｅ、Ｓ、またはＷを有しており、その方向に接続を確立するのに適切なゲート２１および２２がこれらにその方向に対するＬＯＯＫＯＲゲート２３わち、ＬＯＯＫ、Ｎ、　ＬＯＯＫ、Ｅ、　ＬＯＯＫ、Ｓ、またはＬＯＯＫ、讐を加えることにより使用可能になる。

要素回路がくさりの最後であれば、そのシフトレジスタ区画１３および１４がセット−リセット・フリップフロップ２４の制御のちとに切替接続１６を経て相互に接続される。要素回路すべてのフリップフロップは、外部制御ユニット（図示せず）からすべての要素回路に加えられるマスク・クリア・パルスにより、最初はリセットされている、すなわちクリアされているので、フリップフロップ２４は最初はリセット状態にあり、ゲート２５が使用可能で接続１６を完成している。続いて制御信号をフリップフロップ２４に加えると、フリ７プフロツプ２４は信号０ＰＥＮを供給する状態にセットされ、ゲート２５が閉じる。ゲート２６が信号０ＰＥＮに応じて開き、第１のシフトレジスタ区画１３の出力を四つの出力ゲート２７のうちの、それぞれの信号０ＰＥＮ、Ｎ、０ＰＥＮ、Ｅ、０ＰＥＮ、Ｓ、または０ＰＥ１．Ｈにより使用可能になっているものに接続する。これら後者の信号は入力ゲート２８をも制御して、ＴＯＭ、Ｎ、　ＴＯ？１．Ｅ、ＴＯＭ、Ｓ、または丁ｏ　ＭＪを第２のシフトレジスタ区画１４の入力に接続する。

シフトレジスタ回路と他の回路要素のシフトレジスタ回路との適切なデーター信号接続を確立するのに必要な制御信号は、要素回路の論理回路の内部で得られる。更に詳細には、論理回路はゲート２１および２２を動作させるのに必要な制御信号ＬＯＯＫ、Ｎ、ＬＯＯＫ、Ｅ、　Ｌｏｏ）！、Ｓ、およびＬＯＯＫ、Ｗ、およびゲート２７および２８を動作させるのに必要な制御信号０ＰＥＮ、Ｎ、　０ＰＥＮ、Ｅ、　０ＰＥＮ、Ｓ、およびＯＰ）、）１．−を、フリップフロップ２４をセットするに必要な制御信号とともに、発生し供給する設備を備えている。

論理回路は、これらの点で、−ａに英国特許明細書第１．３７７．８５９号に記されているような、形態を取ることができ、且つ動作することができるが、本発明の場合では、自己試験の設備を備えることができる。この点での論理回路の、および典型的要素回路の他の構成部分の機能を第３図を参照して説明することにする。第３図は概略図示した回路の構成部分を有する半導体基板の回路画定領域の一つを示す。

第３図を参照すると、要素回路は、その機能部分３０（この例では、第２図に示すシフトレジスタ回路により構成されている）の他に、論理部分３１の内部に数レベルの論理回路を備えている。

回路の論理部分３１は、基本要素すなわち核要素として、論理区画３２を備えており、領域の四つのＮ、Ｅ、Ｓ、およびＷ境界に沿って設置された、四つの出力ゲート・ユニット３３および四つの入力ゲート・ユニット３４に接続されている０部分３０の１６個のＴＯ接続およびＦＲＯＭ接続（その幾つかだけを第３図に示しである）は、ユニット３３および３４を経由して隣接する四つの要素回路の整合接続に、これら隣接回路のそれぞれ対応するユニット３４および３３を経由して接続されている。　ＦＲＯＭ　Ｍ接続およびＦＲＯ？ｌ　Ｄ接続は、データ信号を識別された方向Ｎ、Ｅ、Ｓ、およびＷに適切な出力ゲート・ユニット３３に供給し、Ｔｏ　Ｂ接続およびＴｏ　Ｍ接続は、データ信号を同様に適切なゲート・ユニット３４から受取る。たとえば、接続ＦＲＯＭ　Ｍ、Ｅは領域のＥ境界でゲート・ユニット３３に接続され、データ信号を右側の（すなわち方向Ｅの）回路のＴＯＢ、−接続にその後者の回路（右側の回路）のゲート・ユニット３４を経由して供給するが、ＴＯｌ’１．Ｎ接続はデータ信号をＮ境界のゲート・ユニット３４を経由して上側の（すなわち方向Ｎの）　ＦＲＯＭ　Ｄ、Ｓ接続およびゲート・ユニット３３から受取る。

核論理区画３２は、要素回路の読取り専用記憶装置（ＲＯＭ）　３Ｂの小さな区画３７に入っている配線式ルーチンおよびプログラムに従って動作するマイクロプロセッサ３５およびレジスタ３６を備えている。マイクロプロセッサ３５およびレジスタ３６は、ルーチンを格納しているＲ（１Ｍ３８の区画３７と共に、含まれている回路の範囲および占有されている回路領域に関する限り極小である。

更に詳細には、ウェーハの設計期間中慎重な注意を払って、回路の密度および全体的様相を、核論理区画３２の内部の欠陥の可能性が非常に低次のものであるようにする。単にウェーハの面積によるだけではないが、面積は使用する回路の形式および数量と共に、一つの要因でもある。この後者の観点において、ゆだねられた回路の量を最小限にするために論理の直列動作が好適である（並列動作に関連する高い速さはここでは一般に不要である）。

部分を形成している要素回路の完全さを試験し、もし良好ならば、その回路をウェーハ上のこのような回路と接続する積論理区画３２の動作は、外部から加えられた条件に応答することにより始まる。応答は、ウェーハへの電源を投入することに対し、マスク・クリア信号肛をすべての要素回路に加えることに対し、または特別な信号をクロック線に載せることに対して行うことができる。後の場合の特別な信号は、たとえば、ウェーハに電力が供給されている間継続する正常な長さのクロックパルス列の始めに伝達される長過ぎるパルスでよい、ウェーハの連続動作中の成る時期に（おそらく部分回路の故障のため）ウェーハの接続を再構成することが必要な場合には、これは、たんに長過ぎるパルスを再伝送してマスク・クリア信号ＭＣに追随させることによりこれらの環境で達成することができ、これにより試験手順が積論理区画から自動的に再開される。

積論理区画３２の試験ルーチンが一旦始まると要素回路の残りが、順次波がるステップ・パイ・ステップのプロセスで、部分ごとに試験される。積論理区画３２は最初、配線式プログラムに従って、ＲＯＭ部３７から一度に一つ読出される語に関して簡単な試験を行い、（たとえば、パリティ・チェックまたは循環冗長度コード（ｃｙｃｌｉｃ−ｒｅｄｕｎｃｌａｎｃｙ−ｃｏｄｅ）　・チェ７りを行って）チェックサム試験および／または成る形の記号解析を行い、たとえ低レベルでも、区画３２および３７の完全性の指示を確立する。完全性の指示の信頼性を向上する手段として、得られるチェックサムおよび／または解析を他の要素回路で得られた対応する結果と比較する設備を設けることができる。

基本試験が満足な結果を示せば、積論理区画３２はＲＯＭ部３７に格納されている簡単なプログラムに従って回路のより広い部分３９を試験し始める０部分３９は、第３図に破線で示され、一層多くのＲＯＭ３８を備えており、論理部３１の他の部分を持込む、この局面での試験は一般に一層複雑なレベルになり、更にチェックサム、パリティ、および循環冗長度チェックを、連鎖コードの発生およびチェックとともに、含んでいる。試験が満足テあれば、積論理区画３２はその試験を、部分３９を越えて、拡張し、このため丁度試験したばかりの設備を利用してその試験能力に付加する。一層詳細には、その論理能力が論理部分３１の丁度試験したばかりの部分を含むように、かつ丁度試験したばかりのＲＯＦＩ３８の部分に格納されている別の試験プログラムを活用するように拡張される。

試験は今度は部分３９の境界を越えて、要素回路のランダムアクセス記憶装置（ＲＡ？り４１の一部と共にＲＯＭ３Ｂおよび論理部３１の一層多くを含んで、回路の更に広い部分４０まで拡張される。この部分４０の試験が満足であれば、試験は、ＲＯ１１３８、ＲＡＭ４１、および論理部３１の全体を包含し機能部分３０を取入れるように回路の４２および４３のような漸次広くなる部分を含む引続く段階に更に拡張され、最終的には要素回路の全体（ゲート・ユニット３３および３４を含む）が試験される。ステップ・パイ・ステップの試験の各段階で、制御信号は、積論理区画３２の内部で１、および、試験中の回路の内部で生ずる信号応答により論理部３１は漸次試験されて満足であることがわかるので、論理部３１のどこかで得られる０回路の完全さを確認するこれらの信号は、論理部３１の内部で要素回路の完全さの状態を表わす条件を作り上げる。このようにして、積論理区画３２から、試験が要素回路領域の順次大きな部分にわたりステップ・パイ・ステップに行われて、領域内の回路全体の応答をチェックし、チェックした完全さを示す制御信号条件を論理部３１の中に発生する。

ステップ・パイ・ステップの試験プロセスの成る段階で被試験回路内に欠陥が明らかになれば、積論理区画３２はこれに応答して試験を終り、制御信号を各出力ゲート・ユニット３３に供給して回路からのすべての出力を停止する。これにより、欠陥要素回路は信号をウェーハの他の要素回路に伝えることを妨げられ、実際上これら他の回路に関する限り隔離される。しかし、明らかになった欠陥がＲＡＭ４１または論理部３１の一部またはいくつかの部分に関係するものであれば、この方法による回路全体の隔離は必要でなく、この点で、これまで試験して良好であるとわかっている論理区画３２、および論理部３１の残りはＲＯ？１３２に格納されているプログラムに従って動作し、ＲＡＭ４１または論理部３１を再構成し、欠陥部分を除外するかまたはおおい隠す。これを行ってしまうと、その動作の完全さを保証することに向けて、組合せ回路全体のチェックを完了するように試験が再開される。

要素回路が試験されて満足であることがわかったら、試験を一つ以上の隣接回路に拡張することができるので、回路の試験能力が今度はそれ自身の境界を越えてチェックに適用される。

これら他の回路は、それ自身数に自己検査手順を通して試験が行われており、すべての回路の試験はウェーハ全体を通じて並行して進んでいる０回路がこれら一つ以上の回路を試験するにつれて、その回路はそれ自身他の回路から試験されているので、ウェーハを通じての結果は、それ自身の自己試験およびこれら他の回路による試験の双方に関して名目的に無欠陥である回路を識別することになる（どれか一つの回路について判定に矛盾がある場合には、外部回路によって解決することができる）。

試験手順の流れの順序は下記段階に要約することができる。

１、各回路の積論理区画３２を外部から加える制御信号で初期設定（マスク・クリア）する。

一完了したら段階２に進む。

２、積論理区画３２がＲＯＭ区画３７からプログラムを読取り、試験を行って良好か否かチェックする。

−良好でなければ、ゲート・ユニット３３を禁止することにより中止する。

一良好であれば、段階３に進む。

３、積論理区画３２が部分３９が良好であるか否かチェックする。

一良好であれば、段階４に進む。

４、積論理区画３２が部分３９の残りと共に、部分４０が良好であるか否かチェックする。

一良好でなければ、ゲート・ユニット３３を禁止することにより中止する。

一良好であれば、段階５に進む。

５、積論理区画３２が部分４０の残りと共に、部分４２が良好であるか否かチェックする。

一良好ならば、段階６に進む。

６、核論理区画３２が部分４２の残りと共に、部分４３が良好であるか否かチェックする。

一良好であれば、段階７に進む。

７、核論理区画３２が部分４３の残りと共に、回路全体が良好であるか否かチェックする。

一良好であれば、段階８に進む。

８、回路全体が、同時に回路から方向Ｓへの指示に従って、方向Ｎの回路が良好であるか否かチェックする。

−良好でなければ、Ｎ境界の入力ゲート・ユニット３４を禁止し、段階９に進む。

一良好であれば、段階９に進む。

９、回路全体が、同時に回路から方向Ｗへの指示に従って、方向Ｅの回路が良好であるか否かチェックする。

−良好でなければ、Ｅ境界の入力ゲート・ユニット３４を禁止し、段階１０に進む。

一良好であれば、段階１０に進む。

１０、＠路全体が、同時に回路から方向Ｎへの指示に従って、方向Ｓの回路が良好であるか否かチェックする。

−良好でなければ、Ｓ境界の入力ゲート・ユニット３４を禁止し、段階１１に進む。

一良好であれば、段階１１に進む。

１１、回路全体が、同時に回路から方向Ｅへの指示に従って、方向Ｗの回路が良好であるか否かチェックする。

−良好でなければ、Ｗ境界の入力ゲート・ユニット３４を禁止し、段階１２に進む。

一良好であれば、段階１２に進む。

１２゜隣接回路からのメソセージを待つ。

−受取ったら、段階１３に進む。

１３、受取ったメツセージが全体的なものであるかまたは特定の回路または（複数の）回路にアドレスしたものであるが決定する。

一全体的であれば、段階１４に進む。

−特定的であれば、段階１５に進む。

１４、メツセージに含まれている指令を実施し、メツセージを隣接回路に伝達してから、段階１２に進む。

１５、メツセージが方向Ｎから受取ったものであれば、Ｎ−Ｓアドレスから１を差引き、方向Ｗから受取ったものであれば、Ｗ−Ｅアドレスから１を差引き、方向Ｓから受取ったものであれば、Ｎ　３アドレスに１を加え、方向Ｅから受取ったものであれば、Ｗ　−Ｅアドレスに１を加え、段階１６に進む。

１６、Ｎ−ＳアドレスおよびＷ−Ｅアドレスが共にＯであるか決定する。

一〇でなければ、段階１７に進む。

−〇であれば、段階１８に進む。

１７、メツセージを隣接回路に伝え、段階１２に進む。

１８、メツセージに含まれている指令を実施し、段階１２に進む。

上記段階１４および１８で要求される指令の実施は、回路に格納されているかまたは外部制御ユニットから呼出した一つ以上のサブルーチンを使用して要素回路により行うことができる。

試験が完了すると、ウェーハの良好回路の論理部３１の内部の構成論理が、これらの回路をユニット３３および３４を介してアレイ内で互いに接続するよう動作する。欠陥回路が存在する場合にはアレイに隙間が存在することになる。各回路に対して行なわれる反復試験に続いて、欠陥回路がそれ自身をアレイ内に接続しようとすることはまづ起らない、というのは、他の回路によるその回路の試験が、一般に一欠陥が初期に明らかになっていないとしても−その欠陥を明らかにし、その回路を効果的に隔離しているからである。欠陥回路がそれ自身をアレイ内に接続する可能性は、各回路が、隣接回路対と連結する前に、隣接回路対が良好であるかチェックするようにすることにより、更に減らすことができる。

良好回路のアレイは、外部制御ユニット（図示せず）から、個々の回路により提示された制御信号条件に従って、良好回路のマツプを得るよう要求される。このようなマツプがら、制御ユニットは、遂行される任務にとって最も適切であるどのような相互接続の再構成をも確立することができる。プログラミングの目的に対して有利であれば、動作中相互接続を動的に変更する設備を設けることができる。ウェーハを完全に再試験することは、これらの状況においては一般に必要がない。

制御ユニットは一般に各要素回路に個別に指令することができることを必要とする。これは、各指令に、一つはＮ−Ｓアドレスを含み、他はＷ−Ｅアドレスを含む、二つのアドレス・フィールドを設け、これらフィールドをアレイに伝達されるメツセージが今度は各要素回路を通過するという意味に従って増加し、または減少するように配置することにより、簡単に行うことができる。Ｎ−Ｓアドレスは、Ｎ境界により入れられた各回路内で１だけ減少し、Ｓ境界により入れられた各回路内で１だけ増加するのに対して、Ｗ　　Ｅアドレスは、Ｗ境界により入れられた各回路内で１だけ減少し、Ｅ境界により入れられた各回路内で１だけ増加する。メツセージは、両アドレスが０まで減少したことが検出される回路、すなわちアドレスされた回路に達するまでアレイ内を通り続ける。

アレイの一定数の、たとえば４０の回路に放送する目的でメツセージをアレイに伝達するために、第３のアドレス・フィールドを設けることができる。このフィールドの内容はメツセージを受取る回路の数を示すことになり、メツセージが各回路に入るとき１だけ減少する。メツセージはアレイ内の一つの回路から次の回路へ伝達され続け、このような回路がそれに応答することになるが、第３のフィールドの内容は正の量のままである。

アレイのすべての回路に、または特定の列または行のすべての回路に通用可能な全体指令は、アドレス・フィールドの頭または尾に付加されたビットマーカにより示すことができる。更に、一方向から回路に入るメツセージがその回路からその各出力を通って他の方向に進むようにする設備を設けることも可能である。すなわち、各メツセージはその回路で効果的に３重になる。

アレイの応答の速さは、ウェーハの表面の直上を横断して延び、ウェーハ回路にその長さに沿って成る間隔で接合されているワイヤを用いることにより向上することができる。このようなワイヤは、ウェーハの上を回路アレイの列または行に沿って延びることができ、アレイの回路に並列に制御信号、クロックパルス、およびリセットパルスを供給する目的でそれら列または行の中の幾つかのまたは全部の回路と接続することができる。

信号用およびクロックおよび制御のパルスのためにこれら接合ワイヤを使用すると、ウェーハ上の集積回路導体を経由する回路量伝達に通常固有の遅れが回避される。このようなワイヤはプログラムおよびデータをウェーハの要素回路に伝送する目的にも使用することができるので、各回路に必要なＲＯＭ記憶装置の量をかなり減らすことができる。この性格のワイヤの使用を例示する第３図の回路の修正形態を、第４図を参照することにより説明することにする。

第４図を参照すると、両方とも直径が０．１３ｍ＋ａと０．２５ｍ５との間にあり、互いに０．１３ｍｍ離れている平行ワイヤ４４が、ウェーハの回路列に沿って延び、列の各回路（または各第２、第３、または第４の回路）との接続を行っている。各ワイヤ４４はウェーハ表面上に距離を隔てて設置され、下降してそれぞれの要素回路の接合点４５でウェーハ回路との接続を行っている。試験プログラムおよびデータは、外部制御ユニット４７からワイヤ４４を経て回路の積論理区画４６に伝達され、試験手順を通して使用するためＲＡＭ４８に格納される。

データは試験パターンおよび検査結果を含むことができ、これに対して回路の性能が比較される。

第４図で示すように、ＲＯＭを要素回路から省略することができる。この場合に積論理区画４６それ自身の試験に続いて試験される回路の部分４９は、論理部５１の区画５０に加えて、ユニット４７からワイヤ４４を経て受取るプログラムおよびデータを格納するＲＡＭ４８の区画５２を備えることができる。その上、積論理区画４６は、ワイヤ４４から受取った入力データを使用して論理部５０により行われたプロセスの結果を、制御ユニット４７によりワイヤ４４を経て供給されるこのような過程の予測結果とこの段階で比較する簡単な判断回路を備えることができる。この点で行われる試験プロセスは、たとえば、ワイヤ４４を経由して供給されるデータをＲＡＭ４８の特定のアドレスに書くように、ワイヤ４４を介して制御ユニット４７によって論理部５１に指令し、これに続いて、データをこの同アドレスから読出して制御ユニット４７ムこより反復して伝送される同じデータと比較するように論理部５１に指令する段階を単に備えるようにすることができる。論理区画４６が予測される結果（後者の例としては、再伝送されたデータ）と実際に達成された結果（ＲＡｌｌから読出されたデータ）との間の差異を検出すれば、そのことを合図して回路が試験を満足することに失敗したことが示され、回路からのデータ出力を禁止し、以後の試験を中止する。

ウェーハの要素回路は、第４図の修正を行っても行わなくても、組を成してまたは一層大きい大きさのグループを成して、それらの間に互いのそれらの試験を容易にし、それらの相互接続を有利にする連結が存在するように、互いに関連させることができる。ウェーハ上に布置された連結対を成す、たとえば、互いの鏡像のような、回路を備えることは有利である。その上、このようなグループを試験するのに必要な論理をそれらの間で共有することができ、この点で、たとえば、二つまたは四つの回路から成るグループを、個々の回路の試験を始めは互いに並列に次にまとめて行う共通の積論理区画と共に設けることができる。

上の説明では、回路間の接続関係を、各回路をＮ、Ｅ、Ｓ、およびＷの各方向に四つの隣接回路に関係づけるものとして説明してきたが、他のこのような関係も可能である。たとえば、四つの、中間の、対角線方向（ＮＥ、　ＳＥ、　ＳＷ、およびｌ）の回路を設けることも可能である。このような方法で八つの関係を確立する場合には、回路をいずれも四つの方向（例えば、Ｎ、　ＮＷ、獣およびＳＷ）から信号を受取り、他の四つ（たとえば、ＮＥ。

Ｅ、　ＳＥ、およびＳ）に信号を供給することができるように配置することが有利であることがわかる。しかし、互いに物理的に隣接していない回路を含む関係を利用することができる。

Ｆｔｃ：、３！１補正書の写しく翻訳文）提出書（特許法第１８４条の８）平成２年１月１７日特許庁長官　吉　１）文　毅　殿１、特許出願の表示ＰＣＴ／ＧＢ８８１００５７０２、発明の名称集積回路３、特許出願人住　所　　イギリス国、ハートホードシャー　エイエル３４エイニス、セント　アーバンズ、キング　バリー　レイン、　１５氏　名　　キャット、イヴオール国　籍　　イギリス国４、代理人住　所　　〒１０５東京都港区虎ノ門−丁目２番２９号（外２名）５、補正書の提出年月日１９８９年９月２０日６、添付書類の目録補正書（明細書及び請求の範囲）の写しく翻訳文）　　　１通て前記制御条件を得る論理回路を備えていること、および各領域またはグループの前記論理回路がその個々の領域またはグループの回路の完全さをチェックするように動作し、これにより、領域またはグループの漸次大きくなる部分を含み、その完全さの試験を行わない論理回路の少なくとも一部から始める複数の試験段階に従って、前記制御条件を得ること、を特徴とする上記の種類の集積回路が提供される。

集積回路の要素回路の試験には、英国特許明細書第１．３７７．８５９号に記されている試験の場合のように、結果が妥当であるためには、集積回路の外部の設備を改良する必要があると一般に考えられている０回路の完全さが疑わしい場合、それ自身の完全さに関するその回路の応答が妥当であるとして頼ることができないから、自己試験を行なうことは一見したところ受入れることができない０本発明は、しかしながら、集積回路に関してなされる進歩および得られる良好な回路の高い収率により、各要素回路または要素回路のグループに、完全である確率が高く、かつ少くとも最初に要素回路または回路のグループの他の部分についての幾つかの基本的完全性チェックを行うことができる成る限られた量の論理回路を設けることができるという観点から、この問題に取組んでいる。更に詳細に延べれば、回路密度請求の範囲１、単位基板から成る複数の半導体領域の各々が、データを格納（３８，４１；　４８）、および／または処理（３１；５１）すると共に、信号を他の回路に転送したり、信号を他の回路から受取るようになっている回路（第３図；第４図）を備えており、制御条件が個々の回路内部の回路の完全さに従って個々の回路の内部に発生する信号応答によって得られ、回路間の信号の転送および受信の目的で回路相互間の接続（３３，３４）が、得られる制御条件によって使用可能または使用不能になる集積回路であって、前記各領域、または前記領域の複数のグループの少なくとも各々が、それぞれの領域または領域のグループに特有でその領域またはグループの内部の回路の完全さを決定し、前記制御条件を得る論理回路（３１，３２；　５１．４６）を備えており、各領域またはグループの前記論理回路（３１，３２；　５１４６）はその個々の領域またはグループの回路の完全さをチェックするように作動し、これにより前記制御条件を、領域またはグループの漸次拡張される部分（３９，４０，４２，４３）を含みその完全さの試験を行わない論理回路の少なくとも一区画から始める複数の順次的試験段階に従って得ることを特徴とする集積回路。

２、更に、各順次的試験段階を行った後、その段階中に試験された領域または領域のグループの部分の回路を試験すべき次の部分の試験に含めることを特徴とする請求項１に記載の集積回路。

３、更に、前記一連の試験の最初の段階が領域または領域のグループの論理回路（３１；　５１）の限定区画（３２；　４６）を含んでおり、該区画（３２；　４６）が前記一連の各後続する試験段階中に含まれることを特徴とする請求項ｌまたは２に記載の集積回路。

４、更に、論理回路（３１；　５１）の前記区画（３２；　４６）がマイクロプロセッサ（３５）およびレジスタ（３６）を備えていることを特徴とする請求項３に記載の集積回路。

５、更に、論理回路（３１；　５１）の前記区画（３２ｉ　４６）の動作が直列であることを特徴とする請求項３または４に記載の集積回路。

６、更に、前記各領域または領域のグループの論理回路（３１；５１）がそれ自身の領域またはグループの試験の完了に続いて一つ以上の前記性の領域の回路の完全さを試験することを特徴とする請求項１ないし５のいずれか一つに記載の集積回路。

７、更に、各領域または領域のグループの論理回路（３１；　５１）が前記領域またはグループの内部・の続出し専用記憶装置（３７，３８）から読出したプログラムに従って一連の試験段階の少くとも一部に対して動作することを特徴とする請求項１ないし６のいずれか一つに記載の集積回路。

８、更に、各領域または領域のグループの論理回路（３１；　５１）がその領域またはグループの外部にあるＢ（４７）から前記領域またはグループに供給されるプログラムに従って試験段階の連鎖の少くとも一部に対して動作することを特徴とする請求項工ないし６に記載の集積回路。

９、更に、プログラムは、間隔を置いて基板に接合されている導体（４４）を経由してのみ領域または領域のグループに供給されることを特徴とする請求項８に記載の集積回路。

１０、更に、完全性チェックが満足された領域または領域のグ国際調査報告国際調査報告Ｇ巳８εＣＣ５７０ＳＡ　　２３２６６

Claims

【特許請求の範囲】

１．単位基板から成る複数の半導体領域の各々が、データを格納（３８、４１；４８）および／または処理（３１；５１）すると共に、信号を他の回路に転送したり、信号を他の回路から受取るようになっている回路（第３図；第４図）を備えており、制御条件が個々の回路内部の回路の完全さに従って個々の回路の内部に発生する信号応答によって得られ、回路間の信号の転送および受信の目的で回路相互間の接続（３３、３４）が、得られる制御条件によって使用可能または使用不能になる集積回路であって、前記各領域、または前記領域の複数のグループの少くとも各々が、それぞれの領域または領域のグループに特有でその領域またはグループの内部の回路の完全さを決定し前記制御条件を得る論理回路（３１、３２；５１、４６）を備えており、各領域またはグループの前記論理回路（３１、３２；５１、４６）は、その個々の領域またはグループの回路の完全さをチェックするように動作し、これにより前記制御条件を、領域またはグループの漸次拡張される部分（３９、４０、４２、４３）を含む複数の順次的試験段階に従って得ることを特徴とする集積回路。
２．更に、各順次的試験段階を行った後、その段階中に試験された領域または領域のグループの部分の回路を試験すべき次の部分の試験に含めることを特徴とする請求項１に記載の集積回路。
３．更に、前記一連の試験の最初の段階が領域または領域のグループの論理回路（３１；５１）の限定区画（３２；４６）を含んでおり、該区画（３２；４６）が前記一連の各後続する試験段階中に含まれることを特徴とする請求項１または２に記載の集積回路。
４．更に、論理回路（３１；５１）の前記区画（３２；４６）がマイクロプロセッサ（３５）およびレジスタ（３６）を備えていることを特徴とする請求項３に記載の集積回路。
５．更に、論理回路（３１；５１）の前記区画（３２；４６）の動作が直列であることを特徴とする請求項３または４に記載の集積回路。
６．更に、前記各領域または領域のグループの論理回路（３１；５１）がそれ自身の領域またはグループの試験の完了に続いて一つ以上の前記他の領域の回路の完全さを試験することを特徴とする請求項１ないし５のいずれか一つに記載の集積回路。
７．更に、各領域または領域のグループの論理回路（３１；５１）が前記領域またはグループの内部の読出し専用記憶装置（３７、３８）から読出したプログラムに従って一連の試験段階の少くとも一部に対して動作することを特徴とする請求項１ないし６のいずれか一つに記載の集積回路。
８．更に、各領域または領域のグループの論理回路（３１；５１）がその領域またはグループの外部にある源（４７）から前記領域またはグループに供給されるプログラムに従って試験段階の連鎖の少くとも一部に対して動作することを特徴とする請求項１ないし６に記載の集積回路。
９．更に、プログラムは、間隔を置いて基板に接合されている導体（４４）を経由してのみ領域または領域のグループに供給されることを特徴とする請求項１ないし８に記載の集積回路。
１０．更に、完全性チェックが満足された領域または領域のグループの論理回路（３１；５１）が、試験過程の完了に応じてそれら領域またはグループの回路をアレイ状に相互接続してそのアレイ内で信号を互いに送受することを特徴とする請求項１ないし９のいずれか一つに記載の集積回路。