JPH025288A - Ｄｒａｍアレイ用スタガードリフレッシュ - Google Patents

Ｄｒａｍアレイ用スタガードリフレッシュ

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JPH025288A
JPH025288A JP63315191A JP31519188A JPH025288A JP H025288 A JPH025288 A JP H025288A JP 63315191 A JP63315191 A JP 63315191A JP 31519188 A JP31519188 A JP 31519188A JP H025288 A JPH025288 A JP H025288A
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JP
Japan
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refresh
signals
flip
staggered
dram
Prior art date
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Pending
Application number
JP63315191A
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English (en)
Inventor
Timothy L Garverick
ティモシー　エル．ガーベリック
Farid A Yazdy
ファリッド　エイ．ヤツデイー
Richard D Henderson
リチャード　デイ．ヘンダーソン
Webster B Meier
ウエブスター　ビイ．メイヤー
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National Semiconductor Corp
Original Assignee
National Semiconductor Corp
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Publication date
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    • G11C—STATIC STORES
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はメモリアクセス帯域幅に与える影響を最少に維
持したまま大きな電源電流スパイクを回避するためにダ
イナミックランダムアクセスメモリ（ＤＲＡＭ）へのリ
フレッシュ信号をスタガ即ちずらすための方法及び回路
に関するものである。
従来技術 基本的に、ダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）のメモリセルは、ドライバートランジスタを有す
る電荷蓄積コンデンサである。特定のメモリセルコンデ
ンサ内における電荷の有無は、論理１又は論理０として
ＤＲＡＭのセンスラインによって解釈される。しかしな
がら、セル内の電荷は一層低いエネルギ状態の形態へ分
散する自然の傾向を有しているので、格納したデータを
維持するためには、ＤＲＡＭセルは周期的な電荷の「リ
フレッシュ動作」を必要とする。
このリフレッシュ条件は、付加的なりＲＡＭ制御回路を
設けねばならないことを意味する。リフレッシュ手順は
、リフレッシュサイクル期間中における書込み又は読取
りの間ＤＲＡＭを使用することを不可能とするので、メ
モリ制御回路は、メモリアクセスを仲裁することを必要
とされる。更に、第１図に示した如く、大型のＤＲＡＭ
アレイにおいては、同時に全てのＤＲＡＭバンクをリフ
レッシュする従来の方法は著しい電源グリッチを発生さ
せる場合がある。
第２図を参照すると、同時的なリフレッシュに関連する
大電流スパイク問題を解決するための一つの明白な方法
は、逐次的に、即ち一度に１例のＤＲＡＭバンクをリフ
レッシュすることである。
しかしながら、この事は、第２図に示した如き４個のＤ
ＲＡＭバンクの場合においては、所要の時間量において
ＤＲＡＭ内の全ての行をリフレッシュするためにリフレ
ッシュサイクルの間の最大許容時間である１６μ秒毎に
４個のリフレッシュサイクルを実施することを必要とす
る。通常、各リフレッシュは完了するために４００ナノ
秒を必要とするので（ｌＱＭＨｚにおいて）、逐次的な
リフレッシュは４Ｘ４００ナノ秒即ち１．６μ秒を必要
とし、全てのバンクをリフレッシュするためには各１６
μ秒を必要とする。従って、リフレッシュは所要時間の
１０％において行なわれ、これはメモリアクセス帯域幅
を減少させている。
目　　的 本発明は、以上の点に鑑みなされたものであって、メモ
リアクセス帯域幅に悪影響を与えることなく大きな電源
電流スパイクを発生することを回避するためにダイナミ
ックランダムアクセスメモリ（ＤＲＡＭ）へ供給するリ
フレッシュ信号をスタガ即ちずらさせる方法及び回路を
提供することを目的とする。
構成 本発明においては、ＤＲＡＭアレイの複数個のバンクへ
の各相継ぐリフレッシュ信号を、１個のクロック期間だ
けスタガ即ちずらさせる。従って、例えば、ｌＱＭＨｚ
において４個のバンクを持ったＤＲＡＭアレイの各バン
クにおける１個の行をリフレッシュするために必要とさ
れる時間は、０．７μ秒と等しく、即ち全使用可能なア
クセス及びリフレッシュ時間の４．４％である。従って
、本発明のスタガード即ちずらせたリフレッシュ技術は
、上述した如き逐次的なアプローチと同程度電流スパイ
クを減少させるが、リフレッシュのために消費される時
間は５６％減少され、従ってメモリアクセス帯域幅にお
いて著しい改善が得られる。
実施例 以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。
第３図及び第４図は、本発明の一実施例に基づいて構成
されたスタガードリフレッシュ回路１０及びそれに関連
するタイミング線図を示している。
第３図に示したスタガードリフレッシュ回路１０は、４
個の直列接続したエツジトリガ型り型フリップフロップ
１２，１４，１６．１８を有しており、それは、クロッ
クの遷移に基づいて、データ人力りをＱ及びＱ出力へ転
送する。フリップフロップ１８の出力Ｑは、インバータ
２０を介してフリップフロップ１２のデータ人力りへ供
給され、フリップフロップ１２を高状態へドライブして
、リフレッシュサイクルの終了を開始する。４個のフリ
ップフロップ１２．１４，１６．１８の各々は、１０Ｍ
Ｈｚクロック信号２２によって駆動される。
従って、第４図に示した如く、リフレッシュ（ＲＥ　Ｆ
　ＲＥ　Ｓ　Ｈ）要求があると、それは第３図に示した
４個のフリップフロップ１２，１４，１６．１８に対す
るクリア信号として機能するものであるが、スタガード
（ずらし）リフレッシュ信号ＲＡＳＯ−３の各々は、そ
れらが低状態となる場合に、図示した実施例においては
１００ナノ秒である１個のシステム期間クロックだけス
タガ即ちずらさせられる。換言すると、リフレッシュ期
間中において、ＲＡＳＯが最初に低状態となり、次いで
１個のクロック期間の後にＲＡＳＩが低状態となり、更
に１個のクロック期間の後ＲＡＳ２が低状態となり、最
後に更に１個のクロック期間の後にＲＡＳ３が低状態と
なる。ＲＡＳ信号は同様の態様で終了する。即ち、最初
にＲＡＳＯが最初に終了し、次いで１個のクロック期間
の後にＲＡＳＩが終了し、更に１個の期間の後にＲＡＳ
２が終了し、且つ更にもう１個の期間の後にＲＡＳ３が
終了する。
従って、各相継ぐＲＡＳ信号を１００ナノ秒クロック期
間だけ遅延させることによって、１０ＭＨｚにおいてリ
フレッシュするのに必要とされる時間は７００ナノ秒で
あり、それは０．　７μ秒に等しい。従って、リフレッ
シュは０．７μ秒／１６μ秒、即ち所要時間の４．４％
となる。従って、従来の電源スパイクを減少させるため
の方法と比較して、本発明のスタガードリフレッシュ技
術は、リフレッシュのために使用される時間が５６％減
少させることを可能とする。
以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸脱することなしに梯
々の変形が可能であることはもちろんである。
【図面の簡単な説明】 第１図は従来の同時的リフレッシュ技術に関連して発生
される７Ｍスパイクを示したタイミング線図、第２図は
従来の逐次的リフレッシュ技術に関連するメモリアクセ
スにおける減少を示したタイミング線図、第３図は本発
明のスタガード（ずらし型）リフレッシュ技術の一実施
例に基づいて構成された回路を示した概略図、第４図は
第３図の回路によって発生されるスタガードされた即ち
ずらされたリフレッシュ信号を示したタイミング線図、
第５図は本発明に基づいてリフレッシュを行なうのに必
要とされる時間及び電流スパイクを示したタイミング線
図、である。 （符号の説明） １２．１４，１６，１８：Ｄ型フリップフロップ２０：
インバータ

Claims (1)

  1. 【特許請求の範囲】 １、ダイナミックランダムアクセスメモリ （ＤＲＡＭ）の複数個のバンクへリフレッシュ信号を供
    給するリフレッシュ回路において、相継ぐクロック期間
    によって複数個のリフレッシュ信号の開始をずらすため
    の回路を有することを特徴とするリフレッシュ回路。 ２、１個のリフレッシュ信号が各メモリセルバンクへ供
    給されるようにダイナミックランダムアクセスメモリ（
    ＤＲＡＭ）の対応する複数個のバンクに対する複数個の
    リフレッシュ信号を発生するリフレッシュ回路において
    、複数個のリフレッシュ信号の各々が１個のクロック期
    間離れてずらされた対応で相継いで開始されるように共
    通クロック信号の同様のエッジ遷移に相継いで応答する
    対応する複数個のリフレッシュ信号をトリガ手段を有す
    ることを特徴とするリフレッシュ回路。 ３、１個のリフレッシュ信号が各バンクへ供給されるよ
    うにダイナミックランダムアクセスメモリ（ＤＲＡＭ）
    の対応する複数個のバンクに対して複数個のリフレッシ
    ュ信号を発生するリフレッシュ回路において、直列接続
    された対応する複数個のエッジトリガ型フリップフロッ
    プが設けられており、直列接続における相継ぐフリップ
    フロップが共通クロック信号の同様のエッジ遷移に応答
    してずらされた出力リフレッシュ信号を発生するように
    前記直列接続における相継ぐフリップフロップへのデー
    タ入力信号が前記直列接続における前のフリップフロッ
    プの出力によって与えられることを特徴とするリフレッ
    シュ回路。 ４、特許請求の範囲第３項において、前記直列接続され
    たフリップフロップにおける最後のフリップフロップの
    出力が、リフレッンュ信号のずらされた終了を与えるた
    めに前記直列接続における第一のフリップフロップへの
    データ入力信号としてインバータを介して供給されるこ
    とを特徴とするリフレッシュ回路。 ５、ダイナミックランダムアクセスメモリ （ＤＲＡＭ）の対応する複数個のバンクへ複数個のリフ
    レッシュ信号を発生する方法において、１個のクロック
    期間だけ相継ぐリフレッシュ信号の開始をずらすことを
    特徴とする方法。 ６、特許請求の範囲第５項において、更に、１個のクロ
    ック期間だけ相継ぐリフレッシュ信号の終了をずらさせ
    ることを特徴とする方法。
JP63315191A 1987-12-15 1988-12-15 Ｄｒａｍアレイ用スタガードリフレッシュ Pending JPH025288A (ja)

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