JPH0252993B2

JPH0252993B2 -

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Publication number: JPH0252993B2
Application number: JP58201853A
Authority: JP
Inventors: Aaru Matsukukuratsuken Deibitsudo; Aaru Raason Robin
Original assignee: Tektronix Inc
Current assignee: Tektronix Inc
Priority date: 1982-10-28
Filing date: 1983-10-27
Publication date: 1990-11-15
Also published as: FR2535552A1; GB8327367D0; GB2129571B; GB2129571A; US4507576A; JPS59107283A; DE3339264A1; DE3339264C2; FR2535552B1

Description

【発明の詳細な説明】産業上の利用分野本発明は集積回路等の試験、特に被試験集積回
路のロジツク・フアミリに適合する波形の駆動信
号を発生する装置に関する。

背景技術とその問題点市場には種々のロジツク・フアミリ（例えば
ECL，TTL等）の複雑な集積回路（IC）素子が
出回つており、これら素子のあるものはロジツ
ク・フアミリが混在している。128ピン以上の複
雑なICを試験するには、試験中、これら総ての
ピンを適当にアドレス指定しなければならない。
この試験では、入力として特定のピンに加わる波
形、及び必要に応じて期待される出力波形の特性
を予め知つておかなければならない。多くの複雑
なICでは、それらの複雑さ、及び各素子が具え
ることができる外部ピンの数の物理的限界によ
り、各ピンには２つの機能がある。よつて、各
IC試験装置（ICテスタ）は、被測定ICの各ピン
が入力専用なのか、出力専用なのか、又は双方向
（入出力兼用）なのかを予め知る必要がある。更
に、各ICピンは２又は３ステート・ピンかもし
れない。

一般的に従来のICテスタではその試験能力が
単一のロジツク・フアミリ（例えばTTL又は
ECL）に限定された。例えばテクトロニツクス
製3280型ICテスタはこのようなECL・IC素子用
のテスタである。更に、ICを試験する最近の装
置のほとんどはコンピユータにより制御されてい
る。

IC試験にとつて必要なものは入力から出力ま
での伝搬遅延時間の短いIC駆動回路であり、こ
のIC駆動回路は最高速のICロジツク・フアミリ
（例えばECL）に適合するような高速の状態遷移
時間の信号を発生できる必要がある。また、この
信号は低速ICロジツク・フアミリに適合するよ
うに状態遷移時間を遅くプログラムできる必要が
あるし、この信号の論理レベル振幅は、各ICロ
ジツク・フアミリに必要な電圧レベルに適合する
ようにプログラムできる必要もある。更に、トラ
イ・ステート素子を実際に近づけて試験するため
に、禁止状態の出力容量が小さいことも必要であ
る。

発明の目的したがつて本発明の目的は上述の如く種々のロ
ジツク・フアミリに適合できる駆動信号を発生す
るロジツク駆動信号変換装置の提供にある。

発明の概要本発明の装置によれば、あるロジツク・フアミ
リに適合するあるデジタル信号を他のロジツク・
フアミリに適合する他のデジタル信号に変換する
機能が得られる。この機能は、デジタル信号の高
及び低ロジツク・レベル並びに正及び負（立上り
及び立下り）のスルー・レート（slew rate：遷
移時間）を調整し、他の手段により設定された他
のデジタル信号に変換することにより実現する。

更に、本発明は別の所定期間中、変換を禁止す
る手段を具えている。この禁止期間中、出力線は
フローテイングになる。即ち、トライ・ステート
信号にも適用できる。

実施例種々のロジツク・フアミリ回路の各々は、ロジ
ツク信号レベル並びにロジツク状態遷移時間（立
上り及び立下り時間）により特徴付けられる信号
を発生したり、受信する。よつて万能ロジツク・
テスタは選択した被試験ICに最適適応するよう
に、これら信号成分を調整する機能がなければな
らない。被試験ICの各ピンには選択した一連の
２進信号が必要であるし、異なるロジツク・フア
ミリ特性の信号を供給してもよいので、被試験
ICの各ピンに専用のプログラム可能なピン・カ
ードを試験装置内に設ける必要がある。多くの
ICピンは出力ピン及び入力ピンであるので、こ
れらカードの各々は受信及び送信を行なわなけれ
ばならない。

更に、各ピン・カードの入力から出力までの信
号遅延は最小として、信号のエツジ（縁）部分の
測定精度を維持しなければならない。コンピユー
タ用ICにおいては、種々のピンに供給する信号
間の相互作用が生じるのとほとんど同時に、被試
験ICの各ピンが能動的になるので、上述の測定
精度の維持は測定結果の再現性にとつて特に重要
である。

本発明の好適な実施例の回路により、種々のロ
ジツク・フアミリを試験するには、この回路の動
作速度は少なくとも被試験ロジツク・フアミリの
最高速のものと同じ位に速く（即ち、立上り及び
立下り時間が短かく）なければならない。電流駆
動に基づくECLは最高速のロジツク・フアミリ
であり、各ピン・カードのほとんどの部品はこの
ECLロジツク・フアミリである。

第１図は本発明を用いたコンピユータ制御によ
る自動ICテスタのブロツク図である。試験シス
テム・コンピユータ１４はピン・カードの１つ１
２と通信を行ない、このピン・カード１２も被試
験IC（DUT）１０のピンの１つと通信を行なう。
この試験システムにおいて、試験システム・コン
ピユータ１４はDUT１０のピン数と同じ数のピ
ン・カード１２をアドレス指定する。

試験システム・コンピユータ１４はCPU１６、
パターン・プロセツサ１８及びタイミング回路２
０を含んでいる。ピン・カード１２は駆動フオー
マツト・ロジツク回路２６、禁止フオーマツト・
ロジツク回路２８、ドライバ３０、バツフア３
２、比較器３４及びサンプル・ホールド回路３６
を具えている。

試験システム・コンピユータ１４はDUT１０
の各ピンに供給するパルスのタイミングとロジツ
ク・パターンを決定し、各ピン・カード１２は通
信を行なうDUT１０のピンに供給する適当な特
性のパルスを発生する。コンピユータ１４におい
て、CPU１６はこのコンピユータを制御する。
パターン・プロセツサ１８（例えばテクトロニツ
クス製2952型）は、必要なロジツク・フアミリ・
フオーマツト及び予め記憶した多くのICの信号
条件を満たすために、アルゴリズム又は予め記憶
したパターンにより試験信号を発生する。タイミ
ング回路２０（例えばテクトロニツクス2945型）
は、多くのICのピン・タイミング情報を予め記
憶したROM（図示せず）と共に、DUT１０の各
ピンの必要なタイミング信号を発生する。

選択したDUT用のピン・パターン及びタイミ
ング情報をピン・カード１２に供給し、このピ
ン・カードはDUT１０のピンをアドレス指定す
る。駆動フオーマツト・ロジツク回路２６及び禁
止フオーマツト・ロジツク回路２８はこれらの信
号を受ける。これらの回路２６及び２８の各出力
を駆動回路３０に供給する。駆動フオーマツト・
ロジツク回路２６の機能は適当なタイミングのパ
ルスとパターン情報（試験信号）を合成して、駆
動回路３０を介してDUT１０のピンに供給する
ことである。同様に、禁止フオーマツト・ロジツ
ク回路２８は試験信号及びタイミング・パルスを
合成して駆動回路３０に供給し、適当な時点に駆
動回路の出力インピーダンスを無限大（即ち駆動
回路３０からDUT１０に供給する信号が存在し
ない）にする。これはDUT１０の被試験ピンか
らピン・カード１２に出力する場合に必要であ
る。駆動回路３０は駆動モード又は禁止モードで
動作し、同時に２つのモードにはなれないことに
注意されたい。またアドレス指定されたDUT１
０のピンが入力及び出力ピンの両方を兼ねていな
ければ、駆動回路３０が禁止モードになることは
ない。

DUT１０がピン・カード１２（駆動回路３０
は禁止モード）に信号を出力すると、この信号は
バツフア３２を介して比較器３４に供給される。
次に比較器３４はこの信号をDUT１０の期待す
る出力と比較する。パターン・プロセツサ１８及
びタイミング回路２０は期待する出力信号に関す
る情報を比較器３４に供給する。比較器３４によ
りエラーを検出すると、このピンのエラー・フラ
ツグをセツトし、試験システム・コンピユータ１
４に転送する。DUT１０のピンからの出力信号
が期待されない場合、試験システム・コンピユー
タ１４に命令してピン・カード１２からのエラ
ー・フラツグを無視する。

第２図は、コンピユータ１４及びピン・カード
１２の詳細なブロツク図である。コンピユータ１
４はラツチ回路を具えた１対の12ビツトのデジタ
ル・アナログ変換器（DAC）５２及び16ビツト
DAC５０を有し、これらDACをCPU１６により
制御する。ピンカード１２については、サンプ
ル・ホールド回路３６及び比較器３４の部分を詳
細に示している。サンプル・ホールド回路３６
は、高レベル・サンプル・ホールド回路（Ｓ／
Ｈ）３８及び低レベル・サンプル・ホールド回路
４０を含んでいる。試験器３４は、高レベル比較
器４２、低レベル比較器４４、比較器用高レベ
ル・サンプル・ホールド回路４６、及び比較器用
低レベル・サンプル・ホールド回路４８を含んで
いる。

16ビツトDAC５０に応答して、サンプル・ホ
ールド回路３８及び４０は夫々高及び低レベル・
ロジツク電圧値を駆動回路３０に供給し、DUT
１０のロジツク・フアミリの振幅レベルに一致さ
せる。１対の12ビツトDAC５２は正及び負のス
ルー・レート情報を駆動回路３０に供給して、
DUT１０のロジツク・フアミリ用信号の立上り
及び立下り時間に、又は選択したピン・カード１
２によりアドレス指定されたDUT１０の特定の
ピンのロジツク・フアミリの特性に一致させる。
これらの値はCPU１６からのストローブ信号に
より転送する。比較器用高及び低レベル・サンプ
ル・ホールド回路４６及び４８を用いて、DUT
１０からの期待する出力信号の振幅又はロジツク
電圧を同時に設定する。

第３及び第４図は詳細に示したプログラム可能
な駆動回路３０を開示している。第３図は駆動回
路３０の詳細なブロツク図であり、制御手段であ
る電圧・電流変換器６２及び６４、電圧変換器５
４，５６，５８及び６０、充放電手段スルーイン
グ（slewing）段６６及び７２、禁止駆動回路６
８及び７０、バイアス及び切断回路７４、クラン
プ手段であるクランプ回路７６，７８，８０及び
８２、出力手段である出力段８４及び９４、逆終
端回路８６及び９２、禁止ダイオード８８及び９
０を具えている。

駆動回路３０には駆動及び禁止信号の各々とし
て標準ECLロジツク・レベルの差動デジタル入
力信号が必要である。また、DUT１０のロジツ
ク・フアミリの正及び負のスルー・レートを表わ
すアナログ信号と、DUT１０のロジツク・フア
ミリのロジツク・レベル電圧を設定する１対のア
ナログ電圧も必要である。差動駆動信号を電圧変
換器５４及び５６の各々に供給し、これら変換器
は差動的に切替えられた電流を正及び負のスルー
イング段６６及び７２の各々に供給する。

駆動信号が「低」レベル状態であり、かつ禁止
信号も「低」レベル状態であると仮定すると、出
力信号はV_Lにほぼ等しい電圧の「低」レベルで
ある。このV_Lは負クランプ回路８２及び９４を
介して供給されるプログラムされた低ロジツク出
力レベルである。この場合、正スルーイング段６
６の出力電流は低レベル状態であり、負スルーイ
ング段７２の出力電流は高レベル状態である。正
スルーイング段６６の出力電流のほとんど接続点
Ｉからバイアス及び切断回路７４を介して接続点
に流れる。この出力電流の残りが、正出力段８
４のトランジスタのベースを駆動する。負クラン
プ回路８２からのV_Lにより供給された負スルー
イング段７２の高レベル電流と平衡を保つて、こ
の負スルーイング段７２は正スルーイング段６６
からの電流及び負出力段９４のトランジスタのベ
ース電流を受ける。よつて、出力信号を低レベル
電圧とする。

次に、駆動信号が高レベルに変化したと仮定す
る。負スルーイング段７２の出力電流は低レベル
に切替わり、正スルーイング段６６の出力電流は
高レベルに切替わる。接続点及びにおける全
素子及び基板の寄生容量（容量手段）及び正スル
ーイング段６６からの超過電流値により決まる割
合で、接続点及びの電圧は一致して正方向に
変化し始める。この電圧変化は接続点の電圧が
V_Hを超すときまで続き、このときに正クランプ
回路７６は接続点をクランプし、接続点及び
の電圧変動を停止させる。よつて、出力信号が
高レベルの電圧になる。

スルーイング段６６又は７２からの超過電流及
び寄生容量は、接続点電圧の遷移又はスルーイン
グの割合を決定する。スルーイング段６６又は７
２内の手段は電圧・電流変換器６２又は６４と共
にこの電流を減らすことができる。よつて、正及
び負の遷移割合をプログラムできる。

次に禁止信号が高ロジツク・レベルに変化した
と仮定する。この高レベル禁止信号に応じて駆動
電圧変換器５４及び５６は正及び負スルーイング
段６６及び７２を制御してそれらの出力電流を低
レベルにする。同時に、禁止電圧変換器５８及び
６０は負及び正禁止駆動回路６８及び７０の出力
電流を高レベル状態に切替える。負禁止クランプ
回路７８は接続点の電圧V_Lにクランプする。
同様に、正禁止クランプ回路８０が接続点の電
圧をV_Hにクランプするまで、正禁止駆動回路７
０は接続点を正に駆動する。この場合、禁止ダ
イオード８８及び９０は逆バイアスとなつて非導
通となるか、又は駆動回路３０の出力を禁止す
る。

第４図は第３図の駆動回路３０の回路図であ
り、第３図と同じプログラムには同じ参照番号を
付す。この回路は２つの信号路、即ち駆動信号路
及び禁止信号路を具えており、駆動信号路が主信
号路である。

駆動機能差動デジタル駆動信号を電圧変換器５４及び５
６に供給する。電圧変換器５４及び５６の各々を
差動増幅器により構成し、駆動信号を各変換器内
のトランジスタQ₂及びQ₁₂のベースに供給し、駆
動信号を他方のトランジスタQ₁及びQ₁₁のベース
に供給する。これら電圧変換器の機能により正及
び負スルーイング段６６及び７２を介してECL
レベル（−0.8V〜−1.6V）の駆動入力ロジツ
ク・レベルをDUT１０のICフアミリの所望のロ
ジツク・レベルに変換する。差動駆動信号の各々
は、電圧変換器５４及び５６を差動的に駆動す
る。電圧変換器５４において、トランジスタQ₁
及びQ₂のエミツタ間に逆極性でダイオードCR₁及
びCR₂を接続する。これらのダイオードの機能に
より、トランジスタQ₁のコレクタ電流を約1mA
から約7mAに切替える。駆動信号が正になると、
例えばトランジスタQ₂は1mA状態から7mA状態
に切替わる。トランジスタQ₂が切替わると、正
スルーイング段６６内のトランジスタQ₅のベー
ス電流を引込む。正スルーイング段６６はトラン
ジスタQ₄及びQ₅から成る差動対を含んでいる。
トランジスタQ₅のベース電流が引込まれるとト
ランジスタQ₄及びQ₅は回路の最終出力振幅に適
合する高電圧状態にある。トランジスタQ₅がわ
ずかに順バイアスされると、トランジスタQ₄が
非導通となり、トランジスタQ₄及びQ₅間で大電
流を切替える。この電流切替により、トランジス
タQ₅が導通するコレクタ電流が約25mAの最大ス
ルー・レートになる。トランジスタQ₅のコレク
タ電流はその休止状態における5mAからその高
レベル状態における30mAまで変化する。トラン
ジスタQ₅がその高レベル状態の場合、接続点
の電圧がV_HとダイオードCR８の電圧降下との和
になるまで、接続点の電圧は１ナノ秒当り約
1Vの割合で上昇する。このダイオードCR８はシ
ヨツトキー・ダイオードであり、正禁止クランプ
回路７６となる。同時に、接続点の電圧も、バ
イアス及び切断回路７４を介して上昇する。この
回路７４は直列接続した５個のダイオードCR４
０〜CR４４により構成する。

差動デジタル駆動信号は第２電圧変換器５６を
駆動するが、この電圧変換器はトランジスタQ₁₁
及びQ₁₂から成る差動対を含んでいる。この差動
対は電圧変換器５４の差動対と全く逆に動作す
る。例えば、駆動信号が正に変化すると、トラン
ジスタQ₁₂のコレクタ電流を1mAに切替え、トラ
ンジスタQ₁₁のコレクタ電流を7mAに切替える。
この切替えを行なうと、負スルーイング段７２の
トランジスタQ₁₅はそのコレクタ電流を5mAに切
替える。負スルーイング段７２もまた差動対Q₁₄
及びQ₁₅を含んでいる。よつて、トランジスタ
Q₁₅のコレクタ電流が低レベルになると、トラン
ジスタQ₁₄のコレクタ電流が高レベルになる。電
圧変換器５４及び５６の切替え動作の結果、トラ
ンジスタQ₅のコレクタ電流は高レベル（30mA）
となり、トランジスタQ₁₅のコレクタ電流は低レ
ベル（5mA）となる。トランジスタQ₅及びQ₁₅の
コレクタの作用により、接続点及びの電圧は
夫々負電圧クランプ回路８２によりV_Lにクラン
プされた状態から正クランプ回路７６によりV_H
にクランプされた状態に変化する。バイアス及び
切断回路７４に約5mAの電流を常に流している
ので、正及び負スルーイング段６６及び７２の切
替え動作により接続点及びの電圧を互いに追
従させる。バイアス及び切断回路７４は直列接続
したダイオードを含んでいるので、接続点及び
の電圧差は約3.1Vに維持される。

トランジスタQ₅のコレクタ電流が高レベルに
切替わると、接続点の電圧は正クランプ回路７
６のV_HとダイオードCR８の電圧降下との和にな
る。この状態において、負クランプ回路８２のダ
イオードCR１８は逆バイアスになる。駆動信号
及び駆動信号の状態が切替われば、トランジスタ
Q₅及びQ₁₅の状態は切替わり、導通したダイオー
ドCR１８を介して接続点の電圧はほぼV_Lに下
がり、接続点の電圧をV_Lより3.1V高い電圧に
維持する。

駆動回路３０の動作サイクルにわたつて、出力
段８４及び９４を能動領域に維持するため、接続
点及びの電圧差を3.1Vにする必要がある。
よつて、逆終端回路８６及び９２内の抵抗器Ｒ６
ａ，Ｒ６ｂ，Ｒ６ｃ，Ｒ１６ａ，Ｒ１６ｂ及びＲ
１６ｃの各々の電圧降下を維持する。したがつ
て、正出力段８４内のトランジスタQ_6A，Q_6B及
びQ_6C並びに負出力段９４内のトランジスタQ_16A，
Q_16B及びQ_16Cの各コレクタ電流を約10mAに維持
する。

上述し、第２図に示したサンプル・ホールド回
路３８及び４０により、駆動回路３０は高及び低
ロジツク・レベルの電圧信号を出力する。よつ
て、駆動回路３０は出力信号のレベルを前もつて
選択されたレベルに設定する。

出力信号の立上り及び立下り時間、又は正及び
負のスルー・レートを前もつて選択した値に設定
するための容量を駆動回路３０に具えている。こ
れは、正及び負スルーイング段６６及び７２によ
り行なう。正スルーイング段６６のトランジスタ
Q₄及びQ₅のエミツタ間に逆極性に接続したダイ
オードCR４及びCR５の共通接続点から流れる電
流を制御して、正スルーイング・レートを変化さ
せる。定電圧ダイオードＺ１の電圧降下、トラン
ジスタQ₅のベース・エミツタ間の電圧差、及び
ダイオードCR５の電圧降下により決まる電圧値
において、抵抗器Ｒ５Ａ及びＲ５Ｂが電流を制御
して最高の正スルー・レートを決定する。定電圧
ダイオードの定電圧が5.6Vの場合、ダイオード
CR４及びCR５の共通接続点の電圧は＋Vcより
約4.5V低い。また接続点及びにおける回路
の寄生容量に発生する電圧を変化させるのに電流
が必要である。回路配置、トランジスタ、ダイオ
ード等により確実に寄生容量が存在し、25mAの
不平衡な電流が１ナノ秒につき1Vのスルー・レ
ートを発生した場合、寄生容量の総計は約25PF
である。

ダイオードCR４及びCR５の共通接続点から流
れる電流を減らすようにプログラムして、スル
ー・レートを調整できる。小電流により同じ電圧
まで寄生容量を充電することにより遅いスルー・
レート（即ち遅い立上り時間）が得られる。増幅
器Ｕ１及びFETQ₁₀₁を含んだ電圧・電流変換器
６２により、ダイオードCR４及びCR５からの電
流を変化させる。第２図に示した試験システム・
コンピユータ１４の12ビツトDAC５２が供給す
るアナログ信号により、増幅器Ｕ１の動作を制御
する。増幅器Ｕ１に供給される電圧範囲は0Vか
ら−10Vであり、FETQ₁₀₁に０から25mAまでの
電流を発生させる。換言すれば、FETQ₁₀₁に流
れる電流が増加すればする程、ダイオードCR４
及びCR５の共通接続点から引出す電流が増える。
よつて、トランジスタQ₅により接続点及び
へ切替えられる電流が減少し、正スルー・レート
を制御する。

同様に、負スルー・レートも負スルーイング段
７２及び電圧・電流変換器６４により調整可能で
ある。正及び負のスルー・レートは互いに独立し
て調整可能であり、非常に遅い正のスルー・レー
トと非常に速い負のスルー・レートとを組合せる
のも可能であるし、DUT１０の特性に適合する
のに必要な組合せも可能である。

禁止機能駆動回路３０に供給する第２の差動デジタル入
力信号対は禁止信号である。これらの信号を電圧
変換器５８及び６０と共に駆動信号電圧変換器５
４及び５６に供給する。禁止信号はECLレベル
の信号である。電圧変換器５８及び６０の各々は
トランジスタQ₂₁及びQ₂₂の差動対、並びにトラ
ンジスタQ₃₁及びQ₃₂の差動対を含んでいる。電
圧変換器５８の出力を負禁止駆動回路６８に供給
し、電圧変換器６０の出力を正禁止駆動回路７０
に供給する。禁止駆動回路６８及び７０は差動ト
ランジスタ対Q₂₄及びQ₂₅と差動トランジスタ対
Q₃₄及びQ₃₅とを夫々含んでいる。禁止信号が高
レベルになると、電圧変換器５８の出力に応答し
て、負禁止駆動回路６８のトランジスタQ₂₅のコ
レクタ電流を高レベルに切替える。これに応答し
て、ダイオードCR９を含んだ負禁止クランプ回
路７８が導通するまで、接続点の電圧は下が
る。この結果、接続点の電圧はV_Lになる。同
様に、電圧変換器６０は正禁止駆動回路７０のト
ランジスタQ₃₅のコレクタ電流を高レベルに切替
えるので、ダイオードCR１９を含む正禁止クラ
ンプ回路８０を順バイアスとし、接続点の電圧
をV_Hに上昇させる。この結果、バイアス及び切
断回路７４は非導通状態となり、接続点及び
の電圧は逆になる。この状態において、接続点
の電圧は接続点の電圧よりも高いので、これら
接続点間の電圧差はもはや3.1Vではない。これ
ら接続点の電圧が逆になることにより、正出力段
８４及び負出力段９４のトランジスタQ₆及びQ₁₆
は夫々カツト・オフになる。換言すれば、接続点
の電圧が増加すれば、トランジスタQ₁₆が非導
通になり、接続点の電圧が減少すれば、トラン
ジスタQ₆が非導通になる。その結果、禁止モー
ドにおいて駆動回路３０の出力はフローテイング
になる。駆動回路３０の出力端に接続した禁止ダ
イオード８８及び９０のシヨツトキー・ダイオー
ドの容量は小さいので、禁止モードにおける出力
線の容量は非常に小さくなる。

駆動電圧変換器５４及び５６並びに関連した回
路が禁止モードのトランジスタと干渉するのを防
止するため、トランジスタQ₃及びQ₁₃を電圧変換
器５４及び５６に夫々設ける。トランジスタQ₃
及びQ₁₃は供給された禁止信号に応答する。禁止
状態になつたとき、これらトランジスタQ₃及び
Q₁₃の各々は能動状態になり、正及び負スルーイ
ング段６６及び７２のトランジスタQ₅及びQ₁₅の
出力コレクタ電流を共に5mA状態にして、接続
点及びの電圧を反転する。トランジスタQ₃
及びQ₁₃を設けないと、トランジスタQ₅又はQ₁₅
の一方のコレクタ電流が高レベルとなり、他方の
コレクタ電流が低レベルとなり、駆動及び禁止信
号が互いに反対となり、大量の熱を回路内に発生
する。よつて、トランジスタQ₂₅及びQ₃₅が導通
のとき同時にトランジスタQ₅及びQ₁₅は導通とは
ならず、その逆も同様である。

発明の効果したがつて、本発明によれば、DUTのロジツ
ク・フアミリに最適のスルー・レート（遷移時
間）及びロジツク・レベルの駆動信号をDUTに
供給できる。またこの正及び負のスルー・レート
を独立に制御できるので、応用範囲が広がる。更
に禁止状態においては出力端をフローテイングに
できるので、トライステート素子にも適用でき
る。

【図面の簡単な説明】

第１図は本発明を適用したICテスタの簡略化
したブロツク図、第２図は第１図の一部を詳細に
示したブロツク図、第３図は本発明を適用した駆
動回路のブロツク図、第４図は第３図の回路図で
ある。図において、６２及び６４は制御手段、６６及
び７２は充放電手段、７６及び８２はクランプ手
段、８４及び９４は出力手段である。

Claims

【特許請求の範囲】

１入力ロジツク駆動信号のロジツク・レベルに
応じて容量手段の充放電を行なう充放電手段と、
該充放電手段の充放電電流の値を制御する制御手
段と、上記充放電手段の電圧を所定の高及び低ロ
ジツク・レベル電圧にクランプするクランプ手段
と、上記容量手段の電圧により出力ロジツク駆動
信号を発生する出力手段とを具え、上記入力ロジ
ツク駆動信号を所定の遷移時間及びロジツク・レ
ベル電圧の上記出力ロジツク駆動信号に変換する
ことを特徴とするロジツク駆動信号変換装置。