JPH025299B2 - - Google Patents
Info
- Publication number
- JPH025299B2 JPH025299B2 JP55047348A JP4734880A JPH025299B2 JP H025299 B2 JPH025299 B2 JP H025299B2 JP 55047348 A JP55047348 A JP 55047348A JP 4734880 A JP4734880 A JP 4734880A JP H025299 B2 JPH025299 B2 JP H025299B2
- Authority
- JP
- Japan
- Prior art keywords
- forming
- film
- window
- barrier diode
- photoresist film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明は、シヨツトキ・バリヤ・ダイオードを
有するバイポーラ半導体装置を製造する方法の改
良に関する。
有するバイポーラ半導体装置を製造する方法の改
良に関する。
従来、バイポーラ半導体装置に於いて、電極と
して用いたアルミニウム或いはそれを成分とする
材料がシリコンと反応し、例えばエミツタ・ベー
ス接合やベース・コレクタ接合を短絡することを
防止する為に電極直下に多結晶シリコン膜を形成
することが行なわれている。また、そのようなバ
イポーラ半導体装置に於いて、シヨツトキ・バリ
ヤ・ダイオードを付設することも行なわれている
が、その領域には多結晶シリコン膜は存在しては
ならないから、それに適合する製造工程が必要で
ある。
して用いたアルミニウム或いはそれを成分とする
材料がシリコンと反応し、例えばエミツタ・ベー
ス接合やベース・コレクタ接合を短絡することを
防止する為に電極直下に多結晶シリコン膜を形成
することが行なわれている。また、そのようなバ
イポーラ半導体装置に於いて、シヨツトキ・バリ
ヤ・ダイオードを付設することも行なわれている
が、その領域には多結晶シリコン膜は存在しては
ならないから、それに適合する製造工程が必要で
ある。
第１図乃至第５図は前記したバイポーラ半導体
装置を製造する場合の代表的な方法を説明する為
の工程要所に於ける装置の要部側断面説明図であ
り、次に、これ等の図を参照しつつ従来方法につ
いて記述する。
装置を製造する場合の代表的な方法を説明する為
の工程要所に於ける装置の要部側断面説明図であ
り、次に、これ等の図を参照しつつ従来方法につ
いて記述する。
第１図参照
(1) シリコン半導体基板１（実際にはエピタキシ
ヤル成長（ｎ型）シリコン半導体層）には（ｐ
型）ベース領域２が形成され、表面はフイール
ド酸化膜３で覆われているものとする。尚、Ｂ
はベース形成領域、Ｓはシヨツトキ・バリヤ・
ダイオード形成領域である。
ヤル成長（ｎ型）シリコン半導体層）には（ｐ
型）ベース領域２が形成され、表面はフイール
ド酸化膜３で覆われているものとする。尚、Ｂ
はベース形成領域、Ｓはシヨツトキ・バリヤ・
ダイオード形成領域である。
(2) 通常のフオト・リソグラフイ技術にて、フイ
ールド酸化膜３のパターニングを行ない、シヨ
ツトキ・バリヤ・ダイオード形成用窓３Ｓ、エ
ミツタ形成用窓３Ｅ、ベース・コンタクト形成
用窓３Ｂを形成するが、この時点では各窓を貫
通させることなく、膜厚ｌを約1000〔Å〕程度
残してエツチングを停止させる。尚、記号４は
フオト・レジスト膜を指示している。このフオ
ト・レジスト膜４はネガテイブ・タイプのもの
である。
ールド酸化膜３のパターニングを行ない、シヨ
ツトキ・バリヤ・ダイオード形成用窓３Ｓ、エ
ミツタ形成用窓３Ｅ、ベース・コンタクト形成
用窓３Ｂを形成するが、この時点では各窓を貫
通させることなく、膜厚ｌを約1000〔Å〕程度
残してエツチングを停止させる。尚、記号４は
フオト・レジスト膜を指示している。このフオ
ト・レジスト膜４はネガテイブ・タイプのもの
である。
第２図参照
(3) エミツタ形成用窓３Ｅ、ベースコンタクト形
成用窓３Ｂを露出させるパターンを有するフオ
ト・レジスト膜５を形成する。このフオト・レ
ジスト膜５もネガテイブ・タイプである。
成用窓３Ｂを露出させるパターンを有するフオ
ト・レジスト膜５を形成する。このフオト・レ
ジスト膜５もネガテイブ・タイプである。
(4) 酸化膜３のエツチングを行なつてエミツタ形
成用窓３Ｅ、ベースコンタクト形成用窓３Ｂを
貫通させる。
成用窓３Ｅ、ベースコンタクト形成用窓３Ｂを
貫通させる。
第３図参照
(5) フオト・レジスト膜４及び５を全て除去す
る。
る。
(6) 新たにフオト・レジスト膜のマスクを形成
し、それを利用してベース領域２と反対導電型
の不純物を導入してエミツタ領域６を形成す
る。
し、それを利用してベース領域２と反対導電型
の不純物を導入してエミツタ領域６を形成す
る。
(7) 前記フオト・レジスト膜を除去し、低温化学
気相成長法にて多結晶シリコン膜７を厚さ例え
ば800〔Å〕程度に形成する。
気相成長法にて多結晶シリコン膜７を厚さ例え
ば800〔Å〕程度に形成する。
(8) シヨツトキ・バリヤ・ダイオード形成用窓３
Ｓを露出させる開口を有するフオト・レジスト
膜８を形成する。
Ｓを露出させる開口を有するフオト・レジスト
膜８を形成する。
第４図参照
(9) フオト・レジスト膜８をマスクとして多結晶
シリコン膜７のパターニングを行ない、酸化膜
３の一部を露出させる。
シリコン膜７のパターニングを行ない、酸化膜
３の一部を露出させる。
第５図参照
(10) 酸酸化膜３のエツチングを行ない、シヨツト
キ・バリヤ・ダイオード形成用窓３Ｓを貫通さ
せる。尚、酸化膜３をエツチングする際、必要
あれば新しいフオト・レジスト膜マスクを形成
するなどは任意である。
キ・バリヤ・ダイオード形成用窓３Ｓを貫通さ
せる。尚、酸化膜３をエツチングする際、必要
あれば新しいフオト・レジスト膜マスクを形成
するなどは任意である。
(11) この後、フオト・レジスト膜８を除去してか
ら第１層目アルミニウム電極・配線の形成、そ
の他必要な工程を採つて装置を完成する。
ら第１層目アルミニウム電極・配線の形成、そ
の他必要な工程を採つて装置を完成する。
この従来技術に依ればシヨツトキ・バリヤ・ダ
イオードを形成する基板面には多結晶シリコンが
付着しないようにすることができる。しかしなが
ら、その為にはフオト・レジスト膜を２層にして
用いる工程が必要となつている。そして、それが
理由となつて、フオト・レジストとしてはネガテ
イブ・タイプのものを使用しなければならない。
イオードを形成する基板面には多結晶シリコンが
付着しないようにすることができる。しかしなが
ら、その為にはフオト・レジスト膜を２層にして
用いる工程が必要となつている。そして、それが
理由となつて、フオト・レジストとしてはネガテ
イブ・タイプのものを使用しなければならない。
一般に、フオト・レジストは、ネガテイブ・タ
イプのものよりもポジテイブ・タイプのものの方
が微細パターン形成に適している。しかしなが
ら、ポジテイブ・タイプのフオト・レジストを２
層に塗布する場合、第２層目を塗布する際に第１
層目のフオト・レジスト膜が溶解する。従つて、
前記工程にポジテイブ・タイプのフオト・レジス
トを用いることはできない。
イプのものよりもポジテイブ・タイプのものの方
が微細パターン形成に適している。しかしなが
ら、ポジテイブ・タイプのフオト・レジストを２
層に塗布する場合、第２層目を塗布する際に第１
層目のフオト・レジスト膜が溶解する。従つて、
前記工程にポジテイブ・タイプのフオト・レジス
トを用いることはできない。
本発明は、フオト・レジスト膜の２層構造を用
いることなくシヨツトキ・バリヤ・ダイオード形
成領域に薄い酸化膜が存在するようにして、多結
晶シリコンを付着させないようにするものであ
り、以下これを詳細に説明する。
いることなくシヨツトキ・バリヤ・ダイオード形
成領域に薄い酸化膜が存在するようにして、多結
晶シリコンを付着させないようにするものであ
り、以下これを詳細に説明する。
第６図乃至第８図は本発明一実施例を説明する
為の工程要所に於ける半導体装置の要部側断面説
明図であり、次に、これ等の図を参照しつつ記述
する。
為の工程要所に於ける半導体装置の要部側断面説
明図であり、次に、これ等の図を参照しつつ記述
する。
第６図参照
(1) シリコン半導体基板１１にはベース領域１２
が形成され、表面はフイールド酸化膜１３で覆
われている。
が形成され、表面はフイールド酸化膜１３で覆
われている。
(2) 通常のフオト・リソグラフイ技術を適用し、
フオト・レジスト膜１４をマスクとして酸化膜
１３のパターニングを行ない、シヨツトキ・バ
リヤ・ダイオード形成用窓１３Ｓ、エミツタ形
成用窓１３Ｅ、ベース・コンタクト形成用窓１
３Ｂを形成する。フオト・レジスト膜１４とし
てポジテイブ・タイプを用いて良いことは勿論
である。
フオト・レジスト膜１４をマスクとして酸化膜
１３のパターニングを行ない、シヨツトキ・バ
リヤ・ダイオード形成用窓１３Ｓ、エミツタ形
成用窓１３Ｅ、ベース・コンタクト形成用窓１
３Ｂを形成する。フオト・レジスト膜１４とし
てポジテイブ・タイプを用いて良いことは勿論
である。
第７図参照
(3) フオト・レジスト膜１４を除去してから化学
気相成長法を適用して窒化シリコン膜１７を形
成する。
気相成長法を適用して窒化シリコン膜１７を形
成する。
(4) シヨツトキ・バリヤ・ダイオード形成用窓１
３Ｓのみ露出させる開口を有するフオト・レジ
スト膜１５を形成する。
３Ｓのみ露出させる開口を有するフオト・レジ
スト膜１５を形成する。
第８図参照
(5) フオト・レジスト膜１５をマスクとして窒化
シリコン膜１７のパターニングを行ない、シヨ
ツトキ・バリヤ・ダイオード形成用窓１３Ｓ内
に基板１１の表面を露出させる。
シリコン膜１７のパターニングを行ない、シヨ
ツトキ・バリヤ・ダイオード形成用窓１３Ｓ内
に基板１１の表面を露出させる。
(6) フオト・レジスト膜１５を除去してから、窒
化シリコン膜１７をマスクとして選択的熱酸化
を行なつて、シヨツトキ・バリヤ・ダイオード
形成用窓１３Ｓ内に厚さ例えば1000〔Å〕程度
の二酸化シリコン膜１６を形成する。
化シリコン膜１７をマスクとして選択的熱酸化
を行なつて、シヨツトキ・バリヤ・ダイオード
形成用窓１３Ｓ内に厚さ例えば1000〔Å〕程度
の二酸化シリコン膜１６を形成する。
(7) この後、前記従来技術に於ける工程(6)以下と
全く同様な工程を採り、エミツタ領域の形成な
ど一連の加工を行なつて装置を完成する。
全く同様な工程を採り、エミツタ領域の形成な
ど一連の加工を行なつて装置を完成する。
以上の説明で判るように、本発明に依れば、ア
ルミニウムとシリコンの反応を抑止する多結晶シ
リコン膜を有し、且つ、シヨツトキ・バリヤ・ダ
イオードが付設されている半導体装置を製造する
際、フオト・レジスト膜の２層構造を用いること
なく、シヨツトキ・バリヤ・ダイオード形成領域
に多結晶シリコン膜が形成されない構成を採り得
るので、ポジテイブ・タイプ等任意のフオト・レ
ジストを使用することができる。従つて、ネガテ
イブ・タイプのフオト・レジストを使用した場合
に比較して微細パターンを形成できるから、装置
の集積度は向上する。
ルミニウムとシリコンの反応を抑止する多結晶シ
リコン膜を有し、且つ、シヨツトキ・バリヤ・ダ
イオードが付設されている半導体装置を製造する
際、フオト・レジスト膜の２層構造を用いること
なく、シヨツトキ・バリヤ・ダイオード形成領域
に多結晶シリコン膜が形成されない構成を採り得
るので、ポジテイブ・タイプ等任意のフオト・レ
ジストを使用することができる。従つて、ネガテ
イブ・タイプのフオト・レジストを使用した場合
に比較して微細パターンを形成できるから、装置
の集積度は向上する。
第１図乃至第５図は従来技術を説明する為の工
程要所に於ける半導体装置の要部側断面説明図、
第６図乃至第８図は本発明一実施例を説明する為
の工程要所に於ける半導体装置の要部側断面説明
図である。 図に於いて、１１は基板、１２はベース領域、
１３は酸化膜、１４はフオト・レジスト膜、１５
はフオト・レジスト膜、１６は二酸化シリコン
膜、１７は窒化シリコン膜である。
程要所に於ける半導体装置の要部側断面説明図、
第６図乃至第８図は本発明一実施例を説明する為
の工程要所に於ける半導体装置の要部側断面説明
図である。 図に於いて、１１は基板、１２はベース領域、
１３は酸化膜、１４はフオト・レジスト膜、１５
はフオト・レジスト膜、１６は二酸化シリコン
膜、１７は窒化シリコン膜である。
Claims (1)
- １ 半導体基板上の酸化膜をパターニングしてシ
ヨツトキ・バリヤ・ダイオード形成用窓を含む諸
窓を形成して前記基板の表面をそれ等窓内に露出
させ、前記シヨツトキ・バリヤ・ダイオード形成
用窓を露出する開口を有し且つその他の前記諸窓
を覆う耐酸化膜を形成し、該耐酸化膜をマスクと
して選択的酸化を行つて前記シヨツトキ・バリ
ヤ・ダイオード形成用窓内に露出されている基板
表面を覆う酸化膜を形成し、前記耐酸化膜を除去
してから多結晶シリコン膜を形成する工程が含ま
れてなることを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4734880A JPS56144578A (en) | 1980-04-10 | 1980-04-10 | Production of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4734880A JPS56144578A (en) | 1980-04-10 | 1980-04-10 | Production of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56144578A JPS56144578A (en) | 1981-11-10 |
| JPH025299B2 true JPH025299B2 (ja) | 1990-02-01 |
Family
ID=12772638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4734880A Granted JPS56144578A (en) | 1980-04-10 | 1980-04-10 | Production of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56144578A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5272586A (en) * | 1975-12-15 | 1977-06-17 | Fujitsu Ltd | Production of semiconductor device |
| JPS5547349A (en) * | 1978-09-28 | 1980-04-03 | Hitachi Metals Ltd | Magnetic alloy for dental surgery |
-
1980
- 1980-04-10 JP JP4734880A patent/JPS56144578A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56144578A (en) | 1981-11-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3193418A (en) | Semiconductor device fabrication | |
| JPS6250987B2 (ja) | ||
| GB2128400A (en) | Isolation and wiring of a semiconductor integrated circuit device and method of manufacturing the same | |
| US4808542A (en) | Process for the stabilization of PN junctions | |
| US6194257B1 (en) | Fabrication method of gate electrode having dual gate insulating film | |
| JPH03129818A (ja) | 半導体装置の製造方法 | |
| EP0293979A2 (en) | Zero bird-beak oxide isolation scheme for integrated circuits | |
| JPH025299B2 (ja) | ||
| US3967364A (en) | Method of manufacturing semiconductor devices | |
| US3860461A (en) | Method for fabricating semiconductor devices utilizing composite masking | |
| JPH025300B2 (ja) | ||
| JPS5846846B2 (ja) | ハンドウタイソウチノセイゾウホウホウ | |
| JPH0511668B2 (ja) | ||
| US3969165A (en) | Simplified method of transistor manufacture | |
| JPH0122731B2 (ja) | ||
| JPS6387741A (ja) | 半導体装置の製造方法 | |
| JPH0313745B2 (ja) | ||
| JPH0139221B2 (ja) | ||
| JP3013385B2 (ja) | 半導体装置の製造方法 | |
| JP2592287B2 (ja) | バイポーラ半導体装置の製造方法 | |
| JPS6250986B2 (ja) | ||
| JPS5889861A (ja) | 半導体装置およびその製造方法 | |
| JPH01181568A (ja) | 半導体装置 | |
| JPS63284861A (ja) | 半導体装置の製造方法 | |
| JPH0287621A (ja) | 半導体装置の製造方法 |