JPH0253151A - メモリ書込みシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 複数のメモリバンクからなる記憶装置内の指定する領域
に同一の定数データを繰り返し書き込むメモリ書込みシ
ステムに関し、 複数のメモリバンクの指定された領域に同一の定数デー
タを繰り返し書き込むに要する時間を短縮し、データバ
スの専有時間をも短縮することを目的とし、 メモリ・インタリービングを行なうための複数のメモリ
バンクと、前記複数のメモリバンクの各々に書き込むデ
ータを設定する複数の書き込みデータ設定手段と、命令
を解読する命令解読部と、該命令に含まれる、前記複数
のメモリバンクへの書き込みアドレス情報を解読するア
ドレス解読部と、該複数のメモリバンクへの書き込みの
制御を行なうメモリ書き込み制御部とを有してなるメモ
リ書込みシステムにおいて、前記複数のメモリバンク内
の複数のアドレスで指定される領域に繰り返し書き込む
定数データを出力する定数データ出力手段を備え、前記
命令解読部において、前記複数のメモリバンク内の指定
する領域に同一の定数データを繰り返し書き込む命令が
解読されたときには、前記メモリ書き込み制御部は前記
定数データ出力手段、前記複数の書き込みデータ設定手
段および該複数のメモリバンクを制御して、該定数デー
タ出力手段より出力された定数データが該複数の書き込
みデータ設定手段に同時に設定され、且つ、該複数の書
き込みデータ設定手段の各々に設定された該定数データ
が、前記複数のメモリバンクのうち、それぞれ対応する
ものの、前記アドレス解読部（２）によって解読された
アドレスに同時に並行して書き込まれるように制御する
ように構成する。

〔産業上の利用分野〕

本発明は、複数のメモリバンクからなる記憶装置内の指
定する領域に同一の定数データを繰り返し書き込むメモ
リ書込みシステムに関する。

コンピュータ・システムにおいては、メモリへのアクセ
スは高速に行なわれることが要求される。

メモリへのアクセス時間を実効的に小さくする方式とし
て、記憶装置を複数のメモリバンクに分け、メモリ・イ
ンタリーピングを行なうものがある。

このようなメモリ・インタリーピングを行なうための記
憶装置においては、アドレスは前記複数のメモリバンク
を横断するように割り当てられている。例えば、ｎ個の
メモリバンクからなる記憶装置においては、第１のメモ
リバンクにはアドレスｎＸｍ（ｍは負でない整数）が、
第２のメモリバンクにはアドレスｎＸｍ＋ｌが、第αの
メモリバンクにはアドレスｎｘｍ＋αが、・・・という
よ、うにアドレスが割り当てられている。

ＣＰＵにおけるパイプライン処理によるメモリアクセス
は、最大、ＣＰＵの各動作サイクル毎に行なわれるが、
単一のメモリにおいては１回のアクセス時間はＣＰＵの
動作サイクルの数サイクルに相当する。しかしながら、
ＣＰＵからのアクセスは通常、逐次的なアドレスに対し
て行なわれることが多いので、上記のようなアドレスの
割り当てによって、ＣＰＵにおけるパイプライン処理に
よるメモリアクセスが、遅延を生ずることなく、複数の
メモリバンクに対して順次行なわれるようにすることが
でき、パイプライン処理が効率良く行なわれるようにす
ることができる。

ところで、上記のようなメモリ・インタリービングを行
なうための記憶装置においては、例えば、メモリの所定
の連ＭｊＩ域をクリアする等、指定された領域に同一の
定数データを繰り返し書き込むことが要求されることが
ある。

本発明は、メモリ・インタリービングを行なうための記
憶装置において、指定された領域に同一の定数データを
繰り返し書き込む動作を高速に行なう技術を提供するも
のである。

〔従来の技術、および発明が解決しようとする課題〕

従来、複数のメモリバンクを有してメモリ・インタリー
ビングを行なう記憶装置においては、指定された領域に
同一の定数データを繰り返し書き込む場合においても、
通常のデータストア時と同様に、逐次的なアドレスによ
って複数のメモリバンクに対して順次アクセスを行ない
、この間、核間−の定数データを該記憶装置の外部より
繰り返し与えていた。

第４図は、上記のような、指定された領域に同一の定数
データを繰り返し書き込む場合の、従来のデータストア
のタイミングを示すもので、後述する本発明の実施例と
の比較のために、記憶装置が４つのメモリバンク■〜Ｉ
Ｖからなる場合について示している。

また、第４図の例においては、メモリバンクへのデータ
の書き込みには、ＣＰＵの動作サイクルの４サイクルが
必要であるものとする。

サイクルＣＯにおいて、メモリバンク■に対応する（メ
モリバンクＩに書き込むデータを設定する）レジスタ（
後述する第２図の本発明の実施例の構成における書き込
みデータレジスタＩに対応する）に、当該記憶装置の外
部より与えられた上記の繰り返し書き込むべきデータが
設定される。

そして、サイクル０１〜Ｃ４の間に該データがメモリバ
ンクＩに書き込まれる。

次に、サイクルＣ１においても、該記憶装置の外部より
、メモリバンクＩＩに書き込むべき上記と同一のデータ
が与えられ、メモリバンクＩＩに対応するレジスタに設
定される。そして、サイクル０２〜Ｃ５の間に該データ
がメモリバンクＩＩに書き込まれる。

以下同様にして、サイクルＣ６において、上記同一のデ
ータのメモリバンクＩＩＩへの書き込みが、そして、サ
イクルＣ７において、上記同一のデータのメモリバンク
ＩＶへの書き込みが完了する。

以上の動作を、上記４つ（複数）のメモリバンクの指定
された領域の全てに上記の同一のデータが書き込まれる
まで行なう。

上述のように、従来の、複数のメモリバンクを有してメ
モリ・インタリービングを行なう記憶装置においては、
指定された領域に同一の定数データを繰り返し書き込む
場合に、長時間を要し、したがって、該記憶装置が長時
間ＢＵＺＹ状態となる上に、さらに、この間、該記憶装
置に同一の、すなわち、冗長なデータを繰り返し供給す
る必要があるために、データバスが長時間専有されると
いう問題があった。

本発明は上記の問題点に鑑み、なされたもので、複数の
メモリバンクを有してメモリ・インタリービングを行な
う記憶装置の、指定された領域に同一の定数データを操
り返し書き込むに要する時間を短縮し、データバスの専
有時間をも短縮するメモリ書き込みシステムを提供する
ことを目的とするものである。

〔課題を解決するための手段〕

第１図は本発明の基本構成図である。本図において、ｌ
は命令解読部、２はアドレス解読部、３はメモリ書き込
み制御部、４は定数データ出力手段、５１＋５２．〜５
７は書き込みデータ設定手段、６２，６□、６２、〜６
ｎ．はメモリバンクである。

メモリパンクロ１，６□６２、〜６ｎは、メモリ・イン
タリーピングを行なうための複数設けられた記憶装置で
あり、複数の書き込みデータ設定手段５１＋５ｔ＋〜５
１は、前記複数のメモリパンクロ、６□。

６２、〜６ｎの各々に対応して設けられ、該複数のメモ
リ・パンクロ１，６□、６２、〜６ｎの各々に書き込む
データを設定する。

命令解読部１は、命令を解読する。

アドレス解読部２は、上記命令に含まれる、前記複数の
メモリパンクロ１，６□、６２、〜６ｎ．への書き込み
アドレス情報を解読する。

メモリ書き込み制御部３は、該複数のメモリパンクロ１
．６□、〜６、への書き込みの制御を行なう。

定数データ出力手段４は、前記複数のメモリパンクロ□
６□、〜６ｎ内の複数のアドレスで指定される領域に繰
り返し書き込む定数データを出力する。

前記メモリ書き込み制御部３は、前記命令解読部１にお
いて、前記複数のメモリパンクロ１，６□。

〜６１内の指定する領域に同一の定数データを繰り返し
書き込む命令が解読されたときには、前記定数データ設
定手段４、前記複数の書き込みデ−夕設定手段５２，５
□、〜５７、および該複数のメモリパンクロ＋＋６ｔ＋
６２、〜６ｎを制御して、該定数データ出力手段４より
出力される定数データカｑ亥複数の書き込みデータ設定
手段５＋＋５ｚ＋〜５７に同時に設定され、且つ、該複
数の書き込みデータ設定手段５８，５□、〜５７の各々
に設定された該定数データが、前記複数のメモリパンク
ロ　１＋　６　！＋６２、〜６ｎのうち、それぞれ対応
するものの、前記アドレス解読部２によって解読された
アドレスに同時に並行して書き込まれるように制御する
。

〔作　用〕

本発明のメモリ書き込みシステムにおいては、複数のメ
モリパンクロ　１＋　６　ｔ＋〜６１の指定されたアド
レスに繰り返し書き込むべきデータは、定数データ出力
手段４から出力されるので、従来のように、該複数のメ
モリパンクロ５，６□、６２、〜６ｎに繰り返し書き込
む間、データバスが専有され続けることがなくなる。

また、複数のメモリパンクロ２，６□、６２、〜６ｎに
順次書き込むのではなく、これら複数のメモリパンクロ
１＋Ｌ＋６２、〜６ｎのデータ入力側にそれぞれ設けら
れた書き込みデータ設定手段５．．５□、５２、〜５ｎ
に、前記定数データ出力手段４から出力されたデータを
同時に設定し、該複数のメモリパンクロ１，６□。

〜６ｎに同時に並行して書き込むので、書き込みに要す
る時間が全体として短縮される。

〔実施例〕

第２図は、本発明の実施例の構成図である。

第２図においても、１は命令解読部、２はアドレス解読
部、そして、６８，６□、〜６４はメモリ・インタリー
ビングを行なうための複数設けられたメモリ・バンクで
ある。メモリ制御部３′は、前述の第１図のメモリ書き
込み制御部３の機能を有するものであるが、第２図の例
では、該メモリパンクロ１，６□、〜６４からの読み出
しをも制御するものとしている。

命令解読部ｌは、命令レジスタ１１、命令デコーダ１２
、およびシフトレジスタ１３を有する。

アドレス解読部２は、レジスタファイル２１、および加
算器２２を存する。

そして、メモリ制御部３′は、定数データ出力制御部３
１、およびメモリバンク制御部３２を有する。

外部より与えられたデータは命令レジスタ１１に保持さ
れる。該命令のインストラクション部分は命令デコーダ
１２において解読され、シフトレジスタ１３においてタ
イミング調整のために適当な遅延を受けた後、メモリ制
御部３′の定数データ出力制御部３１に印加される。

前記命令レジスタ１１から出力される命令のアドレス部
分は、アドレス解読部２の加算器２２の一方の入力とな
る。他方、該アドレス部分によってレジスタファイル２
１を参照し、ベースアドレスが得られる。該加算器２２
においては、上記ベースアドレスと上記アドレス部分と
の和を演算して実効アドレスを求める。

上記実効アドレスは、前記アドレス部分に含まれる、同
一データを繰り返し書き込む長さを示すデータと共に、
メモリ制御部３′内のメモリバンク制御部３２に印加さ
れる。

第２図の構成においては、上述の構成の他に、前記複数
設けられたメモリパンクロ０，６□、〜６４の各々に対
応して、それぞれゲート回路５１１゜５１□、〜５１４
、および書き込みデータレジスタ５２、．５２□、〜５
２４が設けられ、さらに、上述のメモリパンクロ１，６
□、〜６４に共通に、読み出しデータレジスタ７が設け
られる。

上記ゲート回路５１．．５１２．〜５１４には、ストア
バスから、通常のメモリ・インタリーピングによるメモ
リパンクロ３，６□、〜６４へのデータ書き込み用のデ
ータが印加される。該ゲート回路５１、．５１□、〜５
１４の出力は、それぞれ対応する書き込みデータレジス
タ５２１．５２ｔ、〜５２４に印加される。

ゲート回路５１＋、５１ｇ、〜５１．の各々において入
力側に印加されたデータの通過、ある′いは不通過は、
前記メモリ制御部３′の定数データ出力制御部３１の出
力によって制御される。該定数デ−タ出力制御部３１の
出力の制御によって各ゲート回路５１．，５１２．〜５
１４の出力は全てゼロとなる。

また、前記書き込みデータレジスタ５２．。

５２□、〜５２４の各々の入力側に印加されたデータは
、前記メモリ制御部３′内のメモリバンク制御部３２の
出力の制御によって、それぞれの書き込みデータレジス
タ５２□５２ｚ、〜５２４に設定される。すなわち、出
力側に現れる。

前記メモリ制御部３′の定数データ出力制御部３１は、
前記命令解読部１のシフトレジスタ１３から、メモリパ
ンクロＩ、６□、〜６４の指定されたアドレスに繰り返
し同一データを書き込む命令に対応する出力が印加され
ると、前記ゲート回路５１、．５１□、〜５１４の出力
を全てゼロとするように制御する。第２図の実施例にお
いては、これらのゲート回路ｓｉｔ、ｓｔｚ＋〜５１４
が第１図の定数データ出力手段４の機能に対応している
。

次に、前記メモリ制御部３′内のメモリバンク制御部３
２は、該定数データ出力制御部３１からの上記の命令に
対応する出力を受けると、前記書き込みデータレジスタ
５２１，５２□、〜５２４が、各レジスタ５２．．５２
□、〜５２４の入力側に印加されたデータを取り込むよ
うに制御する。こうして、全ての書き込みデータレジス
タ５２□５２□。

〜５２４に定数ゼロが設定される。

その後、該メモリバンク制御部３２は、前記アドレス解
読部２から印加された、実効アドレス、および、繰り返
し書き込む長さを示すデータに基づいて、前記メモリパ
ンクロ＋＋６ｇ＋〜６４の各々に対して、それぞれのメ
モリ・パンクロ７．６□、〜６４内における、該同一デ
ータを書き込むべきアドレスＡＤＤＲを順に印加すると
共に、該同一データを書き込むべき領域全てに対して書
き込みが完了するまで、書き込み信号ＷＥを印加し続け
る。

なお、これらの各メモリパンクロ６，６□、〜６４に対
する書き込み制御は、全て同時に並行して行なわれる。

上述の、メモリパンクロｉ＋６ｚ＋〜６４に対する同一
のデータの繰り返しの書き込みのタイミングは、第３図
に示されている。すなわち、サイクルＣＯには、書き込
みデータレジスタ５２．．５２□。

〜５２４　（第３図では、それぞれレジスタ■〜ＩＶと
して示す）に同時に、該繰り返し書き込むべき同一のデ
ータが設定される。これらのデータは、次のサイクル０
１〜Ｃ４において、メモリパンクロ０，６□、〜６４　
（第３図では、それぞれメモリバンクＩ−ＩＶとして示
す）に同時に書き込まれる。

先に、第４図に示した、従来のシステムにおける場合と
比較して、明らかにメモリバンクへの書き込みに要する
所要時間が短縮されている。

なお、第２図の構成において、通常のメモリ・インタリ
ーピングの命令が解読されたときには、上記メモリ制御
部３′は、前記ゲート回路５１．。

５１□、〜５１４、書き込みデータレジスタ５２Ｉ。

５２□、〜５２４およびメモリパンクロ　１＋　６　ｚ
ｔ〜６４を制御して、各サイクル毎に、ゲート回路５１
１゜５１□、〜５１４のうちの１つを順に通過可能とし
、前記ストアバスから入力されるデータを、該通過可能
となったゲート回路の出力が印加される書き込みデータ
レジスタにセットし、該書き込みデータレジスタの出力
が印加されるメモリバンクに書き込む。すなわち、通常
のメモリ・インタリービングの制御を行なう。

第２図の実施例は、繰り返し定数データがゼロの場合を
示すものであるが、一般には、第１図の定数データ出力
手段４は、レジスタを設けることにより実現される。す
なわち１．該レジスタに、繰り返し書き込むべきデータ
を、該書き込みの開始前に設定しておけばよい。

〔発明の効果〕

本発明のメモリ書き込みシステムにおいては、。

複数のメモリバンクの指定された領域に同一の定数デー
タを繰り返し書き込むに要する時間を短縮し、データバ
スの専有時間をも短縮することができる。したがって、
このようなメモリ書き込みシステムを備えるコンピュー
タ・システムの性能を向上させることができる。

【図面の簡単な説明】

第１図は本発明の基本構成図、 第２図は本発明の実施例の構成図、 第３図は本発明による同一データのストア制御のタイミ
ングを示す図、そして 第４図は、従来のメモリ・インタリーブ・システムにお
けるデータストア制御のタイミングを示す図である。 〔符号の説明〕 １・・・命令解読部、　　　　２・・・アドレス解読部
、３・・・メモリ書き込み制御部、 ３′・・・メモリ制御部、 ４・・・定数データ出力手段、 ５１１５２１〜５７・・・書き込みデータ設定手段、６
□６ｔ、６２、〜６ｎ・・・メモリバンク、７・・・読
み出しデータレジスタ、 １１・・・命令レジスタ、　　１２・・・命令デコーダ
、１３・・・シフトレジスタ、 ２１・・・レジスタファイル、 ２２・・・加算器、 ３１・・・定数データ出力Ｍ御部、 ３２・・・メモリバンク制御部、 ５１１．５１□、〜５１４・・・ゲート回路、５２１．
５２□、〜５２４・・・書き込みデータレジスタ。

Claims (1)

1. 【特許請求の範囲】 １、メモリ・インタリービングを行なうための複数のメ
   モリバンク（６＿１、６＿２、〜６＿ｎ）と、前記複数
   のメモリバンク（６＿１、６＿２〜６＿ｎ）の各々に書
   き込むデータを設定する複数の書き込みデータ設定手段
   （５＿１、５＿２、〜５＿ｎ）と、命令を解読する命令
   解読部（１）と、 該命令に含まれる、前記複数のメモリバンク（６＿１、
   ６＿２、〜６＿ｎ）への書き込みアドレス情報を解読す
   るアドレス解読部（２）と、 該複数のメモリバンク（６＿１、６＿２、〜６＿ｎ）へ
   の書き込みの制御を行なうメモリ書き込み制御部（３）
   とを有してなるメモリ書込みシステムにおいて、 前記複数のメモリバンク（６＿１、６＿２、〜６＿ｎ）
   内の複数のアドレスで指定される領域に繰り返し書き込
   む定数データを出力する定数データ出力手段（４）を備
   え、 前記命令解読部（１）において、前記複数のメモリバン
   ク（６＿１、６＿２〜６＿ｎ）内の指定する領域に同一
   の定数データを繰り返し書き込む命令が解読されたとき
   には、前記メモリ書き込み制御部（３）は前記定数デー
   タ設定手段（４）、前記複数の書き込みデータ設定手段
   （５＿１、５＿２、〜５＿ｎ）および該複数のメモリバ
   ンク（６＿１、６＿２、〜６＿ｎ）を制御して、該定数
   データ出力手段（４）より出力される定数データが該複
   数の書き込みデータ設定手段（５＿１、５＿２、〜５＿
   ｎ）に同時に設定され、且つ、該複数の書き込みデータ
   設定手段（５＿１、５＿２、〜５＿ｎ）の各々に設定さ
   れた該定数データが、前記複数のメモリバンク（６＿１
   、６＿２、〜６＿ｎ）のうち、それぞれ対応するものの
   、前記アドレス解読部（２）によって解読されたアドレ
   スに同時に並行して書き込まれるように制御することを
   特徴とするメモリ書込みシステム。