JPH0253813B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は計算機システムに関し、更に詳しく云
えば計算機システムに用いられる仮想キヤツシユ
構成に関する。

計算機システムに於て、大型計算機の性能を著
しく制限する要因は中央処理装置（以下CPUと
略記する。）からのメインメモリへのアクセスタ
イムである。計算機システムに於けるメインメモ
リへのアクセスタイムは主に、メモリアクセス路
の母線遅延とアービツトレイションに起因する。
他方、高速ランダムアクセスメモリは非常に速い
アクセスタイムを有するメモリである。しかしな
がら、高速ランダムアクセスメモリで高速の大型
メインメモリを構成することは経済的でない。

ところが、メインメモリが比較的低速でアクセ
スする型のものであつても、CPUに近い場所に
小型のランダムアクセスメモリを設置し、これを
CPUが排他的に使用することによつて、大型計
算機システムのメモリの実効アクセスタイムが改
善される。この小型ランダムアクセスメモリはそ
のアクセスタイムがメインメモリよりも非常に短
いもので、通常はキヤツシユメモリと呼ばれてい
る。キヤツシユメモリを用いた計算機システムの
一例に於て、メインメモリの容量が256000語以上
であるのに対し、キヤツシユメモリの容量は1024
語であつた。経験によれば、計算機プログラムの
参照のローカスは比較的小さい。この種の模範的
な構造のものに於て、計算機システムは容易に90
パーセントのヒツト率を達成した。すなわち長時
間にわたつて調べたところ、メモリから要求され
たデータの90パーセント以上がキヤツシユメモリ
中に見出された。

通常の構造のキヤツシユメモリは連想メモリと
データメモリを含んでいる。連想メモリはCPU
から供給されるアドレスを、語の値を内蔵するデ
ータメモリのロケーシヨンに関係づけるのに用い
られる。CPUがメモリ要求を発すると、アドレ
スが連想メモリに与えられる。もし、そのアドレ
スの内容がキヤツシユメモリ内に存在すれば、
「ヒツト」が発生し、このデータはキヤツシユメ
モリから取り出すことができる。もし連想メモリ
が要求されたアドレスが存在しないことを指示し
たならば、「ミス」が発生し、かつデータは通常
の方法でメインメモリから取出さなければならな
い。データがメインメモリから読出されると、そ
のロケーシヨンの内容をCPUが近い将来呼出す
という高い可能性をもつて、データはキヤツシユ
中に負荷される。

１個のCPUと１個のメインメモリとを特徴と
する簡単なシステムに於て、このようなキヤツシ
ユメモリがうまく動作しているのに対し、１個の
メインメモリに複数のCPUがアクセスするシス
テムに於ては問題がある。各CPUはそれぞれ関
連するキヤツシユメモリを有するけれども、メイ
ンメモリには全てのCPUによつて共用される部
分がある。それ故、メインメモリからの或るアド
レスが複数のCPUの少くとも１つに関連するキ
ヤツシユに書込まれ、かつ他のCPUがメインメ
モリのそのデータをアツプデイトすると、キヤツ
シユメモリに書込まれたデータはメインメモリに
書込まれたデータと一致しなくなり、従つてその
データが呼出された場合はエラーとなる。

最近、数個の無関係なプログラムの制御によつ
てCPUが間けつ的に動作できるような多重プロ
グラミングが可能なCPUが開発された。このよ
うな状態で、もしもキヤツシユがCPUと関連づ
けられると、CPUが別のプログラムに変更され
る毎に、キヤツシユへのアクセスの「ヒツト」率
は著しく低下する。なぜなら、新たなプログラム
に関連するキヤツシユ内のデータは前のプログラ
ムとは無関係であり、他のプログラムに関連する
ものによつてメインメモリの別の部分から引出さ
れる。それ故、プログラム変更時に於けるキヤツ
シユの内容は、第２の即ち次のプログラムとは無
関係である。CPUが１つのプログラムから他の
プログラムに変更する度に、キヤツシユを再負荷
する必要性が著しく動作を遅くしている。

代表的な現用システムに於て、CPUのアドレ
スは、プログラムアドレス、即ち仮想アドレスか
らメモリアドレス即ちフイジカルアドレスに翻訳
される。このアドレス翻訳はアドレス翻訳器、即
ちマツパー（mapper）によつて行われる。翻訳
値は実行中のプログラム毎に異なる。例えば、ア
ドレス「０」はマツパーによつて、３個のプログ
ラムＡ，Ｂ及びＣに対して３つの異なるフイジカ
ルアドレスに変換される。

現用システムに於て、メモリロケーシヨンの内
容にアクセスするためには、CPUは仮想アドレ
スをマツパーに与え、マツパーは仮想アドレスを
フイジカルアドレスに変換し、フイジカルアドレ
スはキヤツシユの関連するメモリに与えられ、
「ヒツト」のチエツクは前述した通りに遂行され
る。フイジカルアドレスはキヤツシユで用いられ
るから、動作はキヤツシユルツクアツプを進める
のにシーケンシヤルに仮想アドレスからフイジカ
ルアドレスへの翻訳を続けなければならない。

従つて本発明の目的は上述の欠点を除去した改
良されたキヤツシユメモリを有する計算機システ
ムを提供することにある。

以下図面を用いて本発明を説明する。

第１図に於て２はメインメモリで、４は第
1CPUである。第1CPU４は母線６によつてメメ
インメモリ２に接続されている。第１図の構成に
於て、複数のCPUがメインメモリ２と通信する。
この複数とはCPUとこれに関連する回路のそれ
ぞれ４個である。第1CPU４はマツパー５を経て
母線６によりメインメモリ２に接続される。キヤ
ツシユ８は第1CPU４により排他的に使用される
ように母線６に接続される。同様に第2CPU１０
はマツパー１１を経て、母線１２によつてメイン
メモリ２に接続される。キヤツシユ１４はCPU
１０により排他的に使用されるように母線１２に
接続される。

第3CPU１６はマツパー１７を介し、母線１８
によつてメインメモリ２に接続される。キヤツシ
ユ２０はCPU１６により排他的に使用されるよ
うに母線１８に接続される。第4CPU２２はマツ
パー２８を介し、母線２４によつてメインメモリ
２に接続される。キヤツシユ２６はCPU２２に
より排他的に使用されるように母線２４に接続さ
れる。入出力プロセツサ２８もメインメモリ２に
接続される。入出力プロセツサ２８はCPUから
の制御信号に応答して、選択された出力装置を制
御し、若しくはCPUからの信号に応答して、接
続された入力装置からのデータをメインメモリ２
に供給する。入出力プロセツサ２８はメインメモ
リ２と、関連入出力装置との間のデータ転送を行
う。

第１図システムを確立するためには、メインメ
モリ２にはCPU４，１０，１６及び２２のそれ
ぞれに、与えられた時間に専用される部分が必要
である。しかしながら、メインメモリ２には数個
のCPUで共用される部分もある。これがメイン
メモリの共用部分で、これはキヤツシユメモリを
使用する場合に問題を起しやすい。例えば、
CPU４がメインメモリ２の共用部分の或るアド
レスの情報の呼出しを受け、かつそのデータとア
ドレスをキヤツシユ８に書込んだと仮定する。次
いでCPU２２がメインメモリ２の共用部分の上
記と同じアドレスと通じ、その操作によつて該ア
ドレスのデータが変更されたと仮定する。する
と、キヤツシユ８はメインメモリ２のデータのア
ドレスの記録を有しており、もしもCPU４が再
びそのアドレスを呼出すならば、キヤツシユ８内
にそのアドレスを見つけ、そこからデータを読出
すだろうけれども、そのデータはメインメモリ２
内の対応するアドレスの現在のデータと一致しな
いから、正しくないという状態が発生する。この
ような不都合を避けるために、メインメモリが全
てのCPUと関連するキヤツシユにより絶えずモ
ニターされ、データの変更が生じた場合には訂正
措置がとられるような手段を備えるのが一般的で
ある。

上述した如く、メモリロケーシヨンからデータ
を呼出すCPUの信号は、メインメモリのデータ
の仮想アドレスを含む。仮想アドレスはマツパー
によつてフイジカルアドレスに変換される。フイ
ジカルアドレスはメインメモリ２に対し参照され
る。第１図に示す如く、キヤツシユはメインメモ
リ内のフイジカルアドレスに対応するフイジカル
アドレスに応答する。キヤツシユをマツパーに追
従させ、かつフイジカルアドレスに応答させる
と、動作はさらに遅くなる。なんとなればキヤツ
シユは、キヤツシユがフイジカルアドレスに応答
する前に、仮想アドレスからフイジカルアドレス
への信号変換を待たなければならないからであ
る。

第２図に於て、CPU４′は結合手段３０によつ
てマツパー５′に接続されている。キヤツシユ
８′は結合手段３０に接続され、CPU４′から発
せられる仮想アドレス信号に直接応答する。キヤ
ツシユ８′がCPU４′によつて排他的に使用され
ている限り、それはCPU４′から発せられる仮想
アドレス信号に応答するように組織され得る。従
つて、メインメモリ２のアクチユアルアドレスを
表わすフイジカルアドレス信号に、キヤツシユが
応答する必要はない。それ故、キヤツシユメモリ
８′は、第１図に示す構成に於て出会う必要な逐
次時間遅れを避けて、マツパー５′と同時に動作
することができる。

CPUが他の複数のCPUに共用されているメイ
ンメモリの一部をアドレスする時、このアドレス
はマツパー５′内に認識され、キヤツシユ８′に与
える禁止信号を発生する。第２図に示す構造に従
つて変形した第１図の基本的システム構成に於て
は、各CPUはフイジカルアドレス信号にではな
く仮想アドレス信号に応答するキヤツシユを具備
し、かつ第２図に示す如く関連するマツパーに禁
止信号を発生させるであろう。それ故、キヤツシ
ユメモリユニツトのいずれもが、メインメモリの
共用部分のどのアドレスに対しても応答しないで
あろう。このような構成に於ては、メインメモリ
の共用部分は決してキヤツシユ内に書込まれな
い。キヤツシユメモリは関連するCPUに専用さ
れたメインメモリの夫々の部分に対応したアドレ
スとデータを含むにすぎない。従つてメインメモ
リ２の共用部分をCPUとその関連キヤツシユと
が絶えずモニターする必要は無くなり、しかもこ
れによるエラーの発生の可能性もなくなつた。メ
インメモリの共用部分へのアクセスは、通常は数
個のCPUによつて要求されるメモリデータの極
めて小さな部分であるから、「ヒツト」率が著し
く害されることはない。

前述した如く、従来のキヤツシユメモリ構成に
於て出会う困難の１つは、個々のCPUのマルチ
ブルプログラミングに含まれる困難である。キヤ
ツシユがCPUそれ自体と同一視されるようにな
つているとしたならば、そのCPUがオペレーテ
イングシステム内の異なるプログラムに切替える
たびに、キヤツシユ内に書込まれたデータは新た
なプログラムによつては用いられないであろう。
なぜなら、CPU内のプログラムはまれにしかデ
ータを共用しないからである。それ故、新たなプ
ログラムに対してCPUに要求されるデータの各
ビツトは、メインメモリから修正させられ、かつ
次の使用のためにキヤツシユ内に書込まれる必要
があろう。キヤツシユメモリに新たなプログラム
に必要なワーキングデータが負荷されるまでは、
全てのデータは低速のメインメモリから得られな
ければならない。

第３図に示す本発明の一実施例に於て、上述の
問題は除去されている。CPU４′は結合手段３０
によつてマツパー５′に接続されている。第２図
の結合手段３０に相当する結合手段３０は２つの
部分３０ａと３０ｂとから成る。部分３０ａは
CPU４′から仮想アドレスをマツパー５′に伝送
する。部分３０ｂはコンピユータシステムの数個
のプログラムのどれが動作中であるかを示プログ
ラムアイデンテイフイケーシヨンナンバーを
CPUからマツパー５′に伝送する。これら２つの
部分により伝送される信号はマツパー５′で解読
され、マツパー５′はフイジカルアドレス信号を
発生し、出力結合手段６′を経てメインメモリ
２′に伝送する。

部分３０ａによつて伝送される仮想アドレス信
号は、さらに結線３２を経てキヤツシユ８′に加
えられる。キヤツシユ８′はセツト連想メモリ３
４、キヤツシユ制御論理回路３６及びキヤツシユ
データメモリ３８を含む。セツト連想メモリ３４
はCPU４′のオペレーテイングプログラムの数に
対応した数のセツトに分割される。同様に、キヤ
ツシユメモリ３８はセツト連想メモリ３４のセツ
トの数に対応するセツトに再分割される。それ
故、CPUのオペレーテイングプログラムの各々
は、それに関連するキヤツシユメモリの専用部分
を有する。第３図に４個の上記セツトが示されて
いる。CPU４′とマツパー５′間の結線３０ｂは
プログラムアイデンテイフイケーシヨンナンバー
を伝送する。このプログラムアイデンテイフイケ
ーシヨンナンバーは結線４０を経てセツト連想メ
モリ３４とキヤツシユデータメモリ３８の夫々の
入力にも印加される。結線３２により伝送される
仮想アドレス信号は２つの部分に分割され、下位
部分はセツト連想メモリ３４とキヤツシユデータ
メモリ３８に印加される。プログラムアイデンテ
イフイケーシヨンナンバーと共に、これらの信号
がセツト連想メモリ３４とキヤツシユデータメモ
リ３８に印加されると、セツト連想メモリ３４は
仮想アドレス信号の下位部分に相当するアドレス
に対するセツトとサブセツトの夫々を走査する。
連想メモリ３４の数セツトの出力は複数の比較器
４２の夫々の一方の入力端子に印加される。線３
２によつて伝えられる仮想アドレスの上位部分は
比較器４２の夫々の他方の入力端子に並列に印加
される。プログラムアイデンテイフイケーシヨン
ナンバーに相当するアドレスのセツトだけがセツ
ト連想メモリでエネイブルされる。このアドレス
のセツトは、仮想アドレスの下位部分によつて走
査されてアドレスが見つけ出される。

アドレスの上位部分は比較器４２の他方の入力
端子に印加される仮想アドレスの上位部分に対応
する。一致すると、活性化された比較器４２は、
アドレスされたデータが実際にキヤツシユメモリ
に書込まれていることを意味する「ヒツト」を表
わす出力信号を、キヤツシユ制御論理回路に提供
する。キヤツシユ制御論理回路はアドレスの上位
部分のアイデンテイテイにも応答し、アドレスの
上記部分をキヤツシユデータメモリにも伝送す
る。

前述した如く、もしもCPUが探し求めている
データがメインメモリの共用部分に書き込まれて
いれば、CPUからの要求は、オペレーテイング
システムによつてセツトされる通り、メインメモ
リの共用部分がアドレスされつつあることを示す
フラグをマツパーによつて与えられるであろう。
このような状況の下では、マツパー５′は線４４
に禁止信号を与え、この信号はキヤツシユ制御論
理回路３６に印加されて、キヤツシユデータメモ
リのアドレツシングを阻止する。要求されたアド
レスはマツパー５′によつてメインメモリ２′のフ
イジカルアドレスに変換され、線６′を経てメイ
ンメモリ２′に伝送される。このデータはメイン
メモリから読み出され、要求を発しているCPU
に線４６を経て伝送される。禁止信号によりキヤ
ツシユデータメモリは禁止されているので、この
データはキヤツシユデータメモリには負荷されな
い。

他方、もしも要求されたデータがメインメモリ
の共用部分に存在せず、かつキヤツシユ内に「ヒ
ツト」が示されているならば、上記データは線４
８によつてキヤツシユデータメモリから読み出さ
れるであろう。同様に、もし要求されたアドレス
とデータがメインメモリの共用部分に存在せず、
かつキヤツシユがキヤツシユデータメモリ内に要
求されたデータが書込まれていないことを意味す
る「ミス」を示したならば、マツパーは要求され
たアドレスをメインメモリ２′のフイジカルアド
レスに再び翻訳するであろう。するとこのデータ
は線４６を経てメインメモリから読み出され、要
求を発しているCPUに供給される。しかしなが
ら、同時に、要求されたデータは、要求を発して
いるCPUによつて発せられた仮想アドレスと共
に、キヤツシユデータメモリに書込まれる。現在
の技術によれば、もしもキヤツシユの特定の部分
が完全に負荷されているときは、新しいデータに
より、例えば最も古くに使われたデータは置換さ
れる。この目的のために、セツト連想メモリ３４
はその中にトランザクシヨンのトラツクを保持す
るメモリ部３５を含み、結合手段３７によつてキ
ヤツシユ制御論理回路３６と通信する。

第４図はキヤツシユ制御論理回路３６の詳細を
示す。比較器４２の出力は対応する線を経てエン
コーダ５０の入力端子に印加される。４個の比較
器４２は別個のユニツトとして示されているの
で、比較器４２の各々はマルチプルビツト出力を
発生するマルチプルビツト比較を表わしているこ
とは明らかであろう。エンコーダ５０の入力端子
に印加された比較器の出力は「ヒツト」が生じる
と、CPU４′からの仮想アドレスの上位部分を表
わす部分にエンコードされる。このアドレス情報
は線３２によつてキヤツシユデータメモリ３８に
印加されたアドレスの下位部分と線４０を経て加
えられたプログラムアイデンテイフイケーシヨン
ナンバーと組合される。比較器４２の出力はオア
ゲート５２の入力端子に印加され、オアゲート５
２の出力はアンドゲート５４の一方の入力端子に
印加される。アンドゲート５４の他方の入力端子
は線４４を経てマツパー５′の出力端子に接続さ
れる。線４４は要求を発しているCPUがメイン
メモリの共用部分をアドレスしつつある時はいつ
でもマツパーから禁止信号を運ぶ。それ故、キヤ
ツシユデータメモリ３８のアドレツシングは、マ
ツパーからの禁止信号でアンドゲート５４が禁止
されていない限り、オアゲート５２とアンドゲー
ト５４を経て与えられる比較器４２のいずれの
「ヒツト」信号によつてもエネイブルされる。

時々、メインメモリ２の非共用データ部は、例
えば第１図の入出力プロセツサ２８を介して与え
られるデータによつてCPU４′の制御の下に変更
されたり、或いは一群のアドレスのステータスが
非共用から共用へ変更されることがある。入出力
プロセツサ２８は、データ端末、テープ若しくは
カードリーダなどの入出力装置とメモリとの間の
情報転送を制御する。もし、メモリ２の変更され
た部分からのデータがキヤツシユデータメモリ内
に変更される前に書込まれていたならば、キヤツ
シユメモリに書込まれたこのデータは間違いであ
ろう。従つて、非共用から共用に移つたメインメ
モリの部分に相当するキヤツシユメモリの部分を
パージする手段が設けられる。このパージを実施
するためには、パージ制御論理回路３９はCPU
４′からの制御信号に応答し、セツト連想メモリ
３４を経て行うキヤツシユデータメモリのパージ
を制御する。CPU４′はメインメモリ内で変更さ
れたデータのアドレスに相当するアドレスのレン
ジをアイデンテイフアイする。CPUは、また、
線４１を経てセツト連想メモリに信号を伝送す
る。この信号はパージ動作が呼出されていること
をアイデンテイフアイする。次いでCPUはキヤ
ツシユ内にアドレスの走査信号を発生し、限定さ
れたレンジ内にあるアドレスが発生する時は、こ
れらのアドレスはセツト連想メモリからパージさ
れる。さらに、上記レンジ内のアドレスがCPU
から呼出されると、「ミス」が発生し、修正デー
タがメインメモリから読み出され、かつ「ミス」
ルーチンに従つて、キヤツシユ内に書込まれる。

第５図はパージ制御論理回路３９の一実施例で
ある。第１結線手段６０はパージされるべきアド
レスのレンジの上限を表わす信号をCPU４′から
伝送する。第２結線手段６２はパージされるべき
アドレスのレンジの下限を表わす信号を伝送す
る。パージ論理回路３９は第１の比較器６４の組
を含む。比較器６４は図に於ては４個示されてい
る。比較器６４はそれぞれセツト連想メモリ３４
の大きな一区分に対応する。各比較器６４の一方
の入力端子はパージレンジの上限値を表わす信号
を伝送する結線６０が接続される。各比較器６４
の他方の入力端子は、CPUからの走査アドレス
の最上位の数字を伝送する線３２に接続される。
比較器６４はパージレンジの上限値が線３２によ
つて供給されたアドレスよりも小さい場合に、出
力信号を発生する。この出力信号は複数のインバ
ータ６６の対応する１つによりインバートされ
る。各インバータ６６の出力端子は複数のアンド
ゲート６８の対応する１つの一方の入力端子に接
続される。第２の比較器７０の組の夫々の一方の
入力端子は、CPUから与えられる信号レンジの
下限値を表わす信号を伝送する線６２に接続され
る。各比較器７０の他方の入力端子はアドレスの
最上位の数字を伝送する線３２に接続される。各
比較器７０の出力端子は対応するアンドゲートの
他方の入力端子に印加される。比較器７０はもし
線６２を経て伝送された下限値信号が線３２によ
つて伝送されたアドレスを表わす信号と等しい
か、又は小さいならば、出力信号を発生する。

換言すれば、線３２によつてCPUから伝送さ
れたアドレスを表わす信号が、線６０によつて与
えられる上限値と線６２によつて与えられる下限
値との間にあれば、各アンドゲート６８はそれぞ
れ出力信号を発生する。アンドゲート６８の出力
は指示されたアドレスのパージを行うためにセツ
ト連想メモリ３４の対応するセグメントに戻さ
れ、CPUから線４０を介して与えられるプログ
ラムナンバー信号によつてエネイブルされていた
セグメントだけがパージ信号により影響される。
それ故、CPU４′で開始させられたパージルーチ
ンは外部装置によつて変更させられたメインメモ
リのアドレスに相当するレンジのアドレスをキヤ
ツシユから効果的にパージする。このような状況
下で、CPUがこれらのアドレスの１つを呼出す
と、「ミス」が表示され、正しいデータがメイン
メモリから読み出される。

以上説明した如く、本発明に従つてシステム内
の複数のCPUの夫々に１個のキヤツシユメモリ
を関連させて設けた計算機システムが提供され
た。各キヤツシユはCPUからキヤツシユとマツ
パーに対し並列に与えられる仮想アドレス信号に
応答する。マツパーは仮想アドレスをフイジカル
アドレスに変換してメインメモリのアドレツシン
グを行う。キヤツシユは複数の区分に再分割され
る。キヤツシユの各区分はマルチプログラム
CPUの特定のプログラムに対応する。計算機シ
ステムは複数のCPUで共用されるメインメモリ
のアドレスをアイデンテイフアイする手段を具備
する。アイデンテイフアイが行われたことを示す
信号は、メインメモリの共用部分のアドレスとデ
ータをキヤツシユ内に書込むことを禁止するため
に用いられる。計算機システムは、更に、キヤツ
シユのデータをパージする手段を備えている。

本願発明の効果について述べると、 仮想アドレスに直接に応答するキヤツシユメモ
リを採用することにより計算機システムの総合動
作速度が向上することにある。

本来、キヤツシユメモリの概念は、メインメモ
リがアドレスされる殆どの場合に、そのアドレス
されたデータは、キヤツシユメモリに見出される
−すなわち“ヒツト”する−という点に基づく。
したがつて、本願発明の構成をとることにより、
メインメモリをアドレスする殆どの場合に、仮想
アドレスからフイジカルアドレスにほん訳する時
間を必要としないのでシステムの総合速度が大幅
に向上される。

さらに、マツパーとキヤツシユメモリが並列に
接続され、両者ともに仮想アドレスに応答するの
で、マツパーが仮想アドレスをフイジカルアドレ
スにほん訳している間に、同時にキヤツシユメモ
リは仮想アドレスを求めてその連想メモリを走査
する。そのため、求めるアドレスがキヤツシユメ
モリに見出されない−すなわち“ミス”した−場
合、ほん訳されたアドレスがメインメモリに直ち
にアクセスできるように準備されている。

その結果、頻度は少ない“ミス”状態の場合に
も、アドレスほん訳と連想メモリの走査の順次シ
ーケンス動作を避けられるので、メインメモリへ
のアクセス時間が短縮される。

【図面の簡単な説明】

第１図は共用メモリを有する従来のコンピユー
タシステムのブロツクダイヤグラムである。第２
図は本発明に従つて構成されたキヤツシユメモリ
の一実施例ブロツクダイヤグラムである。第３図
は本発明に従つて構成されたキヤツシユメモリの
詳細な一実施例ブロツクダイヤグラムである。第
４図は第３図ブロツクダイヤグラムの一部を更に
詳細に示したブロツクダイヤグラムである。第５
図は第３図ブロツクダイヤグラムのパージロジツ
クの詳細を示すブロツクダイヤグラムである。 図に於て２，２′：メインメモリ、４，４′：
CPU、５，５′：マツパー、８，８′：キヤツシ
ユメモリ、３４：セツト連想メモリ、３６：キヤ
ツシユデータメモリ、３９：パージ制御回路であ
る。

Claims (1)

1. 【特許請求の範囲】 １ 下記の要素により構成された計算機システ
   ム。 (イ) １個のメインメモリと複数の中央処理装置。 各中央処理装置はメインメモリに対するアク
   セス手段をそれぞれ有しており、メインメモリ
   は、フイジカルアドレスでアドレスされ、各中
   央処理装置によつてそれぞれ専用される部分
   と、さらに中央処理装置により共用される部分
   を含む。 (ロ) 複数のマツパーと複数のキヤツシユメモリ。 各マツパーは対応する中央処理装置とメイン
   メモリとの間に接続され、中央処理装置からの
   仮想アドレス信号をメインメモリを参照するた
   めのフイジカルアドレス信号に翻訳する。 各キヤツシユメモリは対応する中央処理装置に
   接続されて、該中央処理装置からの仮想アドレス
   信号に直接に応答する。 さらに、マツパーは対応する中央処理装置から
   メインメモリ内の共用フイジカルアドレスに相当
   する仮想アドレス信号を与えられると禁止信号を
   発生し、対応するキヤツシユメモリの動作を禁止
   する。