JPH0254334A - 演算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、複数のビットからなる第１の入力と第２の
入力を演算するための演算器に関するものである。

〔従来の技術〕

第３図は２ビットアダー［（Ａｔ　ｐ　Ａｏ　）　＋（
Ｂ　ｔ　ｐＢｏ）〕を示す図である。この加算器は１ビ
ットアダーを２段接続して２ビットアダーを実現してお
り、２１は第１１ダー　２２は第２１ダーである。

第１１ダー２１と第２１ダー２２は第１アダー２１のキ
ャリＣ１でつながっており、第１７ダー２１で下の桁Ａ
、、Ｂ０とキヤ’Ｊ　Ｃ２が加算され、第２１ダー２２
で上の桁Ａ工、Ｂ１と第１１ダー２１で計算された結果
のキヤ’Ｊ　Ｃ＞が加算されて、結果として（３１−Ｓ
ｏ　）　　とキャリＣ８が出力される。これらは加算器
としてよく例に出されるものなので、この全加算器の構
成や動作は周知の事実として詳細な説明は省く。

このような全加算器を用いると、例えば８ピット加算な
どビット数が多くなると１ビット加算器の段数が増える
ので、集積回路に用いる場合に面積が大きくなってしま
う。また、この加算器を用いる場合、キャリの伝搬は１
段につき３ゲートを必要とするので、加算器の段数が多
くなるとキャリの伝搬に時間がかかゆ、演算速度が遅く
なってしまう。

〔発明が解決しようとする課題〕

上記のような従来のアダーでは、ビット数が多くなると
、この回路に必要な面積が大きくなる上、演算速度も遅
くなってしまうという問題点があった。

この発明は、上記のような問題点を解消するためになさ
れたもので、キャリの伝搬に用いるゲート数を減らした
演算器を提供することを目的とする。

〔課題を解決するための手段〕

この発明に係る演算器は、第１の入力をデコードするた
めのデコード部と、乙のデコード部によってデコードさ
れた第１の入力を第２の入力または第２の入力およびキ
ャリによってシフトして演算を行うシフト部と、このシ
フト部によって出力された値をエンコードするエンコー
ド部とを備えたものである。

〔作用〕

この発明においては、デコード部でデコードされた第１
の入力を第２の入力でシフトすることによってシフト部
内で演算が行われる。

〔実施例〕

以下、この発明の実施例を図について説明する。

第１図はこの発明の演算器の一実施例としての２ビット
（Ａｔ　ｐ　Ａｏ　）　　と２ビ、：、＋−（Ｂ１．Ｂ
ｏ）の全加算器について表したものである。この図にお
いて、１はデコード部、２は第１シフト部、３は第２シ
フｌｌｌ５．４は第３シフト部、５はエンコド部、６は
第１演算部、７は第２演算部、８は第３演算部、９はゲ
ート部、Ｃ１は前段からのキャリであり、Ｃ０は後段へ
のキャリである。

次に動作について説明する。

第１の入力としての（ＡＩ　　ＡＯ）はデコード部１で
デコードされ、第１ン７１・部２に送られろ。

第１シフト部２では第２の入力としての（ＢＩ８０）の
うちの８１の値でシフトすることによって（Ａｔ　　Ａ
Ｏ＞と（Ｂｌ　　ｏ＞の加算が行われ、その結果を第２
ンフ１一部３に送る。また、第１演算部６は第１シフト
部２からの桁上げを第３演算部８に送る。第２シフト部
３ではＢ。の値でシフトすることによって前段の結果と
（Ｏ２ＢＯ）との加算が行われ、その結果を第３シフト
部４に送る。

また、第２演算部７は第１演算部６と同様に、第２シフ
１一部３からの桁上げを第３演算部８に伝えろ。そして
第２ンフト部３の結果を受は取った第３ンフト部４では
、前段からのキャリＣ工の値でシフトすることによって
前段の結果と（０，ＣＩ）との加算が行われる。また、
第１演算一部６や第２演算部７と同様に、デー１一部９
では第３シフト部４からの桁上げを第３演算部８に伝丸
る。エンコド部５は第３シフ１・部４の結果を受は取っ
てエンコードし、最終的な結果（０□２０゜）を出力す
る。一方、第３演算部８は第１演算部６、第２演算部７
とゲート部９からの桁上げ情報からキャリＣ０を生成す
る。

次に具体的な例で示す。いま、（Ａｌ−Ａ、０）＝０１
、（Ｂ□、Ｂｏ）＝１１、Ｃ□＝１だとする。デコード
部１でデコードされた結果は第１シフト部２に送られる
。ここで、Ｂ１は１なので第１ンフト部２のすべてのＮ
チャネルトランジスタが導通し、（Ａ□、Ａ、）＋（Ｂ
、、Ｂ、）＝０１十１０＝１１が第２シフト部３に送ら
れる。また、第１演算部６にはＢ１の値１が送られ、他
の情報とも合わせて桁上げがなかったことが第３演算部
８に送られる。第２シフト部３ではＢ０＝１より、すべ
てのＮチャネルトランジスタが導通し、１］＋（０，Ｂ
Ｏ）＝１１＋０１．＝１００で００が第３シフト部４に
送られる。ここで桁上げが生じたので、第２演算部７か
ら桁上げされたことが第３演算部８へ伝文られる。第３
ンフト部４では、Ｃ１−１よりすべてのＮチャネル１−
ラノジスタが導通し、００＋　（０，Ｃ□）＝ＯＯ＋０
１＝０１がエンコード部５に送られる。また、ゲー）・
部９からは、桁上げが生じなかったことが第３演算部８
に伝えられる。そして、エンコード部５では前段からの
値０１がエンコードされ、（０□、０゜）０１となる。

また、第３演算部８では、第２演算部７からの桁上げ情
報より、キャリＣ３＝１を出力する。

第２図はこの発明の演算器の他の実施例としての２ビッ
トと２ビットの減算器について表したものである。この
図において、第１図と同一符号は同一のものを示し、１
１はデコード部、１２は第１シフト部、１３は第２シフ
ト部、１４は第３シフト部、１５はエンコード部、１６
は第１演算部、１７は第２演算部、１８は第３演算部、
１９は第４演算部である。

この実施例の動作原理も第１図の場合と同様であり、以
下に具体的な例で示す。いま、（ＡＩ。

Ａｏ）＝１１、ＣＢ１　Ｆ　ＢＯ）＝１１、Ｃ，＝ＩＮ
とする。デコード部１１でデコードされて減算された結
果は第１シフ１一部１２に送られる。ここで、Ｂ、は１
なので第１シフト部１２のすへてのＮチャネルトランン
スクが導通し、（ＡＩＡＯ）ＣＢ、、０）＝１１−１０
＝０１が第２ンフト部１３に送られる。また、第１演算
部１６にはＢ工の値１が送られ、他の情報とも合わせて
借りがなかったことが第４演算部１９へ伝えられる。第
２ンフト部１３ではＢ０＝１より、すべてのＮチャネノ
Ｌｌ−ランレスタが導通し、１ｌ−（０，Ｂ、）＝０１
−０１＝ＯＯが第３シフト部１４に送られる。ここでも
借りがなかったので、そのことが第２演算部１７を通し
て第４演算部１９に伝えられる。第３シフト部１４では
、Ｃ□＝１よりすべてのＮチャネルトランジスタが導通
し、０Ｏ−（０゜Ｃ，）　＝００−０１＝−０１で１１
がエンコード部１５に送られる。また、第３演算部１８
からは借りが生じたことが第４演算部１９に伝えられる
。

そして、エンコード部１５では前段からの値１１がエン
コードされ、（０□、０．）＝１１となる。

また、第４演算部１９は第３演算部１８からの借りの情
報より、キャリＣ０＝１を出力する。

〔発明の効果〕

この発明は以上説明したとおり、第１の入力をデコード
するためのデコード部と、このデコード部によってデコ
ードされた第１の入力を第２の入力または第２の入力お
よびキャリによってシフトして演算を行うシフト部と、
このレフト部によって出力された値をエンコードするエ
ンコード部とを備えたので、デコード部でデコードされ
た第１の入力を第２の入力でシフトすることによってシ
フ１一部内で演算が行われ、キャリの伝搬に用いられる
ゲート数はビット数に依らず少なくなり、キャリが速く
伝わり全体の演算速度が速くなるという効果がある。

【図面の簡単な説明】

第１図はこの発明の演算器の一実施例としてのアダーを
示す図、第２図はこの発明の他の実施例としての減算器
を示す図、第３図は従来の２ビットアダーを示す図であ
る。 図において、１，１１はデコード部、２，１２は第１シ
フＩ・部、３，１３は第２シフト部、４゜】４は第３シ
フ）・部、５，１５はエンコード部、６．１６は第１演
算部、７，１７は第２演算部、８．１８は第３演算部、
９ばゲート部、１９は第４演算部である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人　大　岩　増　雄　　　（外２名）く の　　δ　　６ く ■　■　Ｑ

Claims (1)

【特許請求の範囲】
1. 複数のビットからなる第１の入力と第２の入力とを演算
   する演算器において、前記第１の入力をデコードするた
   めのデコード部と、このデコード部によってデコードさ
   れた第１の入力を前記第２の入力または第２の入力およ
   びキャリによってシフトして演算を行うシフト部と、こ
   のシフト部によって出力された値をエンコードするエン
   コード部とを備えたことを特徴とする演算器。