JPH0255533A - インバータの並列運転制御装置 - Google Patents
インバータの並列運転制御装置Info
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- JPH0255533A JPH0255533A JP63203734A JP20373488A JPH0255533A JP H0255533 A JPH0255533 A JP H0255533A JP 63203734 A JP63203734 A JP 63203734A JP 20373488 A JP20373488 A JP 20373488A JP H0255533 A JPH0255533 A JP H0255533A
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- JP
- Japan
- Prior art keywords
- operation mode
- inverter
- frequency
- synchronous operation
- controller
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- Supply And Distribution Of Alternating Current (AREA)
- Inverter Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「発明の目的」
（産業上の利用分野）
この発明はインバータ（出′亀圧足周波数電源）の並列
運転制御装置に関するものである。
運転制御装置に関するものである。
（従来の技術）
大容量の負荷に対して、複数台のインバータを並列運転
して負荷給電することはよく行なわれている。又、高度
の１６順性が要求される無停電電源システムおいては、
負荷容量を満すために必要なインバータの台数よりも多
い台数で並列冗長システムを構成することが多い。いず
れにしても、特定のインバータに過大な負荷がかからな
いように谷インバータの分担する負荷をバランスさせる
制御が行なわれる必要がある。
して負荷給電することはよく行なわれている。又、高度
の１６順性が要求される無停電電源システムおいては、
負荷容量を満すために必要なインバータの台数よりも多
い台数で並列冗長システムを構成することが多い。いず
れにしても、特定のインバータに過大な負荷がかからな
いように谷インバータの分担する負荷をバランスさせる
制御が行なわれる必要がある。
インバータの並列運転制御装置としては種々のものが知
られているが、その内、△Ｐ、△Ｑ制御方式と呼ばれて
いる方式について以下説明する。
られているが、その内、△Ｐ、△Ｑ制御方式と呼ばれて
いる方式について以下説明する。
一般に、複数台のインバータが並列運転しているシステ
ムにおいて、インバータ出力電圧の振幅に偏差が生じる
と、振幅が大きい方のインバータには遅れの出力′１１
１：流が増大し、振幅が小さい方のインバータでは進み
の出力電流が増大する。即ち、無効電力偏差△Ｑが発生
する。一方、インバータ出力電圧の位相に偏差が生じる
と、位相が進んでいるインバータの方が負荷電力の有効
分をよシ多く負担する。即ち、有効電力偏差△Ｐが発生
する。
ムにおいて、インバータ出力電圧の振幅に偏差が生じる
と、振幅が大きい方のインバータには遅れの出力′１１
１：流が増大し、振幅が小さい方のインバータでは進み
の出力電流が増大する。即ち、無効電力偏差△Ｑが発生
する。一方、インバータ出力電圧の位相に偏差が生じる
と、位相が進んでいるインバータの方が負荷電力の有効
分をよシ多く負担する。即ち、有効電力偏差△Ｐが発生
する。
△Ｐ、△Ｑｌ＃ｌＪ＃方式は上記の事実に基き、△Ｑを
電圧制御系に割込ませることによって電圧振幅を補正し
、ΔＰを位相制御系（通常ＰＬＬ回路）に割込ませるこ
とによって位相を補正しようとするものである。
電圧制御系に割込ませることによって電圧振幅を補正し
、ΔＰを位相制御系（通常ＰＬＬ回路）に割込ませるこ
とによって位相を補正しようとするものである。
以下、△Ｐ、ΔＱ制御方式の例を第４図乃至第６図を参
照して説明する。
照して説明する。
第４図において、１は交流入力電源、２は負荷、３は並
列母線、１０１，２０１はそれぞれＡ１、Ｊ′１６２ｔ
インバータの整流器、１０２，２０２は直流フィルタリ
アクトル、１０３，２０３は直流フイｈｐコンデンサ、
１０４，２０４は直流を交流に変換するインバータ、１
０５，２０５はインバータトランス、１０６，２０６は
交流フィルタリアクトル、１０７，２０７は父流フィル
タコ／ｒンサ、１０８，２０８は各インバータと並列母
線３を接続する交流し中断器、１σ＆、２０９は出力電
圧を検出する補助変圧器、１１０，２１０は出力電流を
検出するＣＴ、１１１，２１１は出力電圧及び出力電流
よシ有効電力Ｐを演算する有効電力検出器（Ｐ検出器）
、１１２，２１２は出力電圧及び出力電流から無効電力
Ｑを検出する無効電力検出器（Ｑ検出器）、１１３，２
１３はＡ１、屋２インバータの有効電力の差（△Ｐ）を
求める引算器、１１４，２０４はＩ６１．屋２インバー
タの無効電力の差（△Ｑ）を求める引算器、１１５，２
１５゜２１６は前記交流しゃ断器１０８，２０８の両方
がＯＮの時のみＯＮとなるスイッチ、１１７，２１７は
第５図にその詳ａを示す電圧制御系、１１８゜２１８は
基準周波数信号発生器、１１９，２１９はそれぞｆＬ１
１８，２１８の発生する周波数全ベースに△Ｐに応じて
インバータの位相全調整するＰＬＬ１路、１２０，２２
０はそれぞれ化圧制御系１１７笠たは２１７からの亀圧
蚕幅イ＝号と、ＰＬＬ回路１１９，２１９からの位相信
号を基にインバータ素子のＯＮ、ＯＦＦパルスを決める
／４ルス発生器、１２１．２２１はノ４ルスアンゾであ
る。
列母線、１０１，２０１はそれぞれＡ１、Ｊ′１６２ｔ
インバータの整流器、１０２，２０２は直流フィルタリ
アクトル、１０３，２０３は直流フイｈｐコンデンサ、
１０４，２０４は直流を交流に変換するインバータ、１
０５，２０５はインバータトランス、１０６，２０６は
交流フィルタリアクトル、１０７，２０７は父流フィル
タコ／ｒンサ、１０８，２０８は各インバータと並列母
線３を接続する交流し中断器、１σ＆、２０９は出力電
圧を検出する補助変圧器、１１０，２１０は出力電流を
検出するＣＴ、１１１，２１１は出力電圧及び出力電流
よシ有効電力Ｐを演算する有効電力検出器（Ｐ検出器）
、１１２，２１２は出力電圧及び出力電流から無効電力
Ｑを検出する無効電力検出器（Ｑ検出器）、１１３，２
１３はＡ１、屋２インバータの有効電力の差（△Ｐ）を
求める引算器、１１４，２０４はＩ６１．屋２インバー
タの無効電力の差（△Ｑ）を求める引算器、１１５，２
１５゜２１６は前記交流しゃ断器１０８，２０８の両方
がＯＮの時のみＯＮとなるスイッチ、１１７，２１７は
第５図にその詳ａを示す電圧制御系、１１８゜２１８は
基準周波数信号発生器、１１９，２１９はそれぞｆＬ１
１８，２１８の発生する周波数全ベースに△Ｐに応じて
インバータの位相全調整するＰＬＬ１路、１２０，２２
０はそれぞれ化圧制御系１１７笠たは２１７からの亀圧
蚕幅イ＝号と、ＰＬＬ回路１１９，２１９からの位相信
号を基にインバータ素子のＯＮ、ＯＦＦパルスを決める
／４ルス発生器、１２１．２２１はノ４ルスアンゾであ
る。
第５図は第４図における電圧制御系１１７，２１７の一
例を示す図で、４は基準電圧発生器、５は基準電圧と補
助変圧器１０９または２０９で検出した出力電圧との差
をとる減算器、６は△Ｑを入力とし、制御系への割込入
力を発生する△Ｑコントローラ、７は加算器、８は電圧
コントローラである。
例を示す図で、４は基準電圧発生器、５は基準電圧と補
助変圧器１０９または２０９で検出した出力電圧との差
をとる減算器、６は△Ｑを入力とし、制御系への割込入
力を発生する△Ｑコントローラ、７は加算器、８は電圧
コントローラである。
△Ｑコントローラ６には通常比例または比例積分制御が
用いられ、電圧コントローラ８には通常比例積分制御が
用いられる。本制御系によシ、△Ｑ＜０の時電圧を下げ
る方向、△Ｑ＞０の時電圧金上げる方向に制御が働き、
全体として電圧差が零になる方向に制御される。
用いられ、電圧コントローラ８には通常比例積分制御が
用いられる。本制御系によシ、△Ｑ＜０の時電圧を下げ
る方向、△Ｑ＞０の時電圧金上げる方向に制御が働き、
全体として電圧差が零になる方向に制御される。
第６図は第４図におけるＰＬＬｆｇ回路１１９，２１９
の一例を示す図で、９は基準信号とＰＬＬ回路の出力信
号との位相差を求める位相比較器、１０は△Ｐに応じて
ＰＬＬ回路への割込入力を発生すｋＰコントローラ、ｘ
ｉハ（ｉｔＪ、Ｘ器、１２はローパスフィルタ、１４は
分局器である。不制御によシ△Ｐ＞Ｏの時位相を遅らせ
る方向、△Ｐく０の時位相を進ませる方向に制御が働き
、全体として、並列機関の負荷分担がバランスする方向
に制御される。
の一例を示す図で、９は基準信号とＰＬＬ回路の出力信
号との位相差を求める位相比較器、１０は△Ｐに応じて
ＰＬＬ回路への割込入力を発生すｋＰコントローラ、ｘ
ｉハ（ｉｔＪ、Ｘ器、１２はローパスフィルタ、１４は
分局器である。不制御によシ△Ｐ＞Ｏの時位相を遅らせ
る方向、△Ｐく０の時位相を進ませる方向に制御が働き
、全体として、並列機関の負荷分担がバランスする方向
に制御される。
（発明が解決しようとする諌題）
さて、このようなインバータの並列運転システムでは全
号機が共通の周波数基準（例えばパイ／４’ス商用電源
）に同期して運転するモードと、各号機がそれぞれ内部
に持っている周波数基準（例えば水晶発振器）に同期し
て運転するモードがある。水晶発振器の周波数精度は０
．０１〜０．００１と非常に高いが、２つの水晶発振器
の周波数が完全に一致することはほとんどないので、後
者の運転モードは非同期運転モード、そ扛に対して前者
は同期運転モードと呼ば扛ている。
号機が共通の周波数基準（例えばパイ／４’ス商用電源
）に同期して運転するモードと、各号機がそれぞれ内部
に持っている周波数基準（例えば水晶発振器）に同期し
て運転するモードがある。水晶発振器の周波数精度は０
．０１〜０．００１と非常に高いが、２つの水晶発振器
の周波数が完全に一致することはほとんどないので、後
者の運転モードは非同期運転モード、そ扛に対して前者
は同期運転モードと呼ば扛ている。
一般に、バイパス商用′成源が停電したシ、周波数が異
常になった時は非同期運転モード、パイノ９ス電源が健
全な時は同期運転モードが使われる。
常になった時は非同期運転モード、パイノ９ス電源が健
全な時は同期運転モードが使われる。
非同期運転の場合のＰＬＬ回路の振舞を第７図を用いて
説明する。
説明する。
第７図において、点線で囲んだ２つのブロック２号機が
負担している有効電力、△Ｐ １ ＝Ｐ １−Ｐ ２、
△Ｐ２＝Ｐ２−ＰＩは有効電力偏差、１５は共通周波数
基準発生器、１３１，２３１はそれぞれＡＩ。
負担している有効電力、△Ｐ １ ＝Ｐ １−Ｐ ２、
△Ｐ２＝Ｐ２−ＰＩは有効電力偏差、１５は共通周波数
基準発生器、１３１，２３１はそれぞれＡＩ。
煮２イ／バータの個別周波数基準発生器、１３２゜２３
２は周波数基準切換スイッチ、１６は周波数基準切換を
制御するロジ、り、１３３，２３３はインバータ、１７
は主回路並タリ母線である。
２は周波数基準切換スイッチ、１６は周波数基準切換を
制御するロジ、り、１３３，２３３はインバータ、１７
は主回路並タリ母線である。
個別周波数基準発生器１３１．２３１の周波数をそれぞ
れｆｌ 、ｆ２ （ｆｌ＞ｆ２ ）とし、第７図のシス
テムが非同期運転モードで運転している場合、２組のＰ
ＬＬ回路の出力周波数及び並列母線の周波数は（ｆｌ＋
ｆ２）／２となる。従って、位相比較器の出力△θ１．
△θ２は運転時間が経過するにしたがってランプ状にΔ
θノは増加、△θ２は減少する。このとき４１．Ａ２の
ΔＰコントローラの出力はそれぞｎ ＬＰＦへの人力を
零にすべく△θｌ。
れｆｌ 、ｆ２ （ｆｌ＞ｆ２ ）とし、第７図のシス
テムが非同期運転モードで運転している場合、２組のＰ
ＬＬ回路の出力周波数及び並列母線の周波数は（ｆｌ＋
ｆ２）／２となる。従って、位相比較器の出力△θ１．
△θ２は運転時間が経過するにしたがってランプ状にΔ
θノは増加、△θ２は減少する。このとき４１．Ａ２の
ΔＰコントローラの出力はそれぞｎ ＬＰＦへの人力を
零にすべく△θｌ。
Δθ２を打消すようにランプ状に増加、あるいは減少す
る。
る。
このだめ、△Ｐコントローラには積分器、あるいは時定
数の大きい一次遅れが使われることが多い。水晶発振器
の周波数精度は非常に高いのでｆｌ 、ｆ２の差は非常
に小さく、△θノ、Δθ２もゆっ〈シと増加または減少
する。
数の大きい一次遅れが使われることが多い。水晶発振器
の周波数精度は非常に高いのでｆｌ 、ｆ２の差は非常
に小さく、△θノ、Δθ２もゆっ〈シと増加または減少
する。
非同期運転モードで一定時間運転したあと、同期運転モ
ードに切換わると、（周波数切換スイッチ１３２，２３
２が共通周波数基準側に切換わると）位相比較器の出力
Δθ１．△０２はそれまで符号が反対で絶対値は同じで
あったものが、切換わった瞬間△θ１−△θ２となる。
ードに切換わると、（周波数切換スイッチ１３２，２３
２が共通周波数基準側に切換わると）位相比較器の出力
Δθ１．△０２はそれまで符号が反対で絶対値は同じで
あったものが、切換わった瞬間△θ１−△θ２となる。
このためＡ Ｉ ＰＬＬ回路のＬＰＦに加えられる人力
とＡ ２ ＰＬＬ回路のＬＰＦに加えられる人力は逆の
方向にノヤンノし、このため、Ａ Ｉ ＰＬＬ回路の出
力位相と、４２ ＦＬＬ、回路の出力位相に差が生じる
。従って、並列機関で急激に有効電力の分担が変りその
影響で並列母線電圧が変動した９、はなはだしい場合は
出力過電流あるいは、直流過電圧などでトリップ、停止
に至ることがある。
とＡ ２ ＰＬＬ回路のＬＰＦに加えられる人力は逆の
方向にノヤンノし、このため、Ａ Ｉ ＰＬＬ回路の出
力位相と、４２ ＦＬＬ、回路の出力位相に差が生じる
。従って、並列機関で急激に有効電力の分担が変りその
影響で並列母線電圧が変動した９、はなはだしい場合は
出力過電流あるいは、直流過電圧などでトリップ、停止
に至ることがある。
本発明は上記の問題点を解決するためになされたもので
あって非同期運転モードから同期運転モー、ドに切換え
る場合にも安定に並列運転を行ない得るインバータの並
列運転制御装置を提供することにある。
あって非同期運転モードから同期運転モー、ドに切換え
る場合にも安定に並列運転を行ない得るインバータの並
列運転制御装置を提供することにある。
［発明の構成］
（課題を解決するための手段）
この発Ｅ！Ａは、非同期運転モードから同期運転モード
に切換わる瞬間に、△Ｐコントローラの値をリセットす
る手段を具備したことを特長とするものである。
に切換わる瞬間に、△Ｐコントローラの値をリセットす
る手段を具備したことを特長とするものである。
（作用）
本発明によれば、非同期運転モードから同期運転モード
に切換わる時でもＡ Ｉ ＰＬＬ回路のＬＰＦ入力と、
４２ＰＬＬ回路のＬＰＦの入力が逆方向にジャンプする
ことなく、従って出力位相に生じる差は最少板におさえ
られる。そのため有効電力分担の急激な変化はなく、安
定した並列運転を続けることが出来る。
に切換わる時でもＡ Ｉ ＰＬＬ回路のＬＰＦ入力と、
４２ＰＬＬ回路のＬＰＦの入力が逆方向にジャンプする
ことなく、従って出力位相に生じる差は最少板におさえ
られる。そのため有効電力分担の急激な変化はなく、安
定した並列運転を続けることが出来る。
（実施例）
第１図及び第２図はこの＠明の一実施例を示した構成図
である。第１図において、第７図と同じ符号を付したも
のは同じものを示すのでその説明を省略する。
である。第１図において、第７図と同じ符号を付したも
のは同じものを示すのでその説明を省略する。
第１図が第７図と異る点は、非同期運転モードから同期
運転モードに切換わる際に、リセット指令を発生する手
段１３４，２３４が付加されていることである。また第
２図は△Ｐコントローラの一例を示す図で、１８は演算
増ｓ器、１９は抵抗器、２０はコンデンサ、２ノはＦＥ
Ｔスイッチであり、全体としてリセットスイッチつき積
分器を構成している。ＦＥＴスイッチ２１ｆｉｌ ３４
または２３４からのリセット指令によってＯＮシ、コン
デンサ２０の電荷を放電させる。
運転モードに切換わる際に、リセット指令を発生する手
段１３４，２３４が付加されていることである。また第
２図は△Ｐコントローラの一例を示す図で、１８は演算
増ｓ器、１９は抵抗器、２０はコンデンサ、２ノはＦＥ
Ｔスイッチであり、全体としてリセットスイッチつき積
分器を構成している。ＦＥＴスイッチ２１ｆｉｌ ３４
または２３４からのリセット指令によってＯＮシ、コン
デンサ２０の電荷を放電させる。
本発明によれば、非同期運転モードから同期運転モード
に切換わるとき、△Ｐコントローラがリセットされるの
で、２つのＰＬＬ回路の出力位相に生じる差が最小限に
おさえられ、安定した並列運転を続けることが出来る。
に切換わるとき、△Ｐコントローラがリセットされるの
で、２つのＰＬＬ回路の出力位相に生じる差が最小限に
おさえられ、安定した並列運転を続けることが出来る。
第３図は△Ｐコントローラの他の実施例を示す図であｐ
、同図において２２は゛電圧信号として△Ｐを入力とし
、△Ｐに比例した周′ｅ、数を発生する電圧制御発蚕器
、２３はカウンタであり、全体１〇− としてリセット可能なディジタル出力の積分器を構成し
ている。カウンタ２３は１３４または２３４からのリセ
ット指令によってリセットされる。この場合、各ＰＬＬ
回路もディジタルで構成する必要がある。
、同図において２２は゛電圧信号として△Ｐを入力とし
、△Ｐに比例した周′ｅ、数を発生する電圧制御発蚕器
、２３はカウンタであり、全体１〇− としてリセット可能なディジタル出力の積分器を構成し
ている。カウンタ２３は１３４または２３４からのリセ
ット指令によってリセットされる。この場合、各ＰＬＬ
回路もディジタルで構成する必要がある。
この例においても非同期運転から同期運転に切換わる時
、ΔＰコントローラがリセットされるのは第２図と同様
である。
、ΔＰコントローラがリセットされるのは第２図と同様
である。
［発明の効果］
以上の説明によって明らかなように、この発明によれば
ΔＰ、ΔＱを用いて、非同期運転モードから同期運転モ
ードに切換わる場合においても安定した並列運転ができ
るという効果がある。
ΔＰ、ΔＱを用いて、非同期運転モードから同期運転モ
ードに切換わる場合においても安定した並列運転ができ
るという効果がある。
第１図はこの発明の一実施例を示すプロ、り図、第２図
は第１図のΔＰコントローラのＩＦｆ：細を示す図、第
３図は第１図のΔＰコントローラの他の実施例を示す図
、第４図は従来装置のプロ、り図、第５図は第４図の電
圧制御系のブロック図、第６図は第４図のＰＬＬ回路の
詳細図、第７図は従来の位相制御系のブロック図である
。 １・・・交流入力電源、２・・・負荷、３・・・並列母
線、４・・・基準電圧発生器、５．１１・・・減算器、
６，８゜１０・・・コントローラ、７・・・加算器、９
・・・位相比較器、１２・・・ローフ４スフイルタ、１
３．２２・・・電圧制御発振器、１４・・・分周器、１
５・・・共通基準周波数発生器、１６・・・周波数基準
切換制御ロノック、１７・・・主回路並列母線、１８・
・・演算増幅器、１９・・・抵抗、２０・・・コンデン
サ、２ノ・・・ＦＥＴスイッチ、２３・・・カウンタ、
１０１，２０１・・・整流器、１０２゜２０２・・・直
流フィルタリアクトル、１０３，２ｏ３・・・直流フィ
ルタコンガンｆ、１０４，２０４・・・イアパーｐ、１
０５，２０５・・・インバータトランス、１０６．２０
６・・・交流フィルタリアクトル、１０７゜２０７・・
・交流フィルタコンデンサ、１０８，２０８・・・又流
しゃ断器、１０９，２０９・・・補助変圧器、１１０．
２１０・・・変流器、Ｉｌｌ 、２１１・・・有効電力
検出器、１１２，２１２・・・無効電力検出器、１１３
．２１３，１１４，２１４・・・減算器、１１５゜２１
５．１１６，２１６・・・スイッチ、１１７，２１７・
・・電圧制御系、１１８．２１１１・・・周波数信号発
生器、１１９ 、２１９ ・・ＰＬＬ回路、１２０，２
２０・・・パルス発生ａ、ｚ２１．ｚ２ｉ・・・パルス
増幅器。
は第１図のΔＰコントローラのＩＦｆ：細を示す図、第
３図は第１図のΔＰコントローラの他の実施例を示す図
、第４図は従来装置のプロ、り図、第５図は第４図の電
圧制御系のブロック図、第６図は第４図のＰＬＬ回路の
詳細図、第７図は従来の位相制御系のブロック図である
。 １・・・交流入力電源、２・・・負荷、３・・・並列母
線、４・・・基準電圧発生器、５．１１・・・減算器、
６，８゜１０・・・コントローラ、７・・・加算器、９
・・・位相比較器、１２・・・ローフ４スフイルタ、１
３．２２・・・電圧制御発振器、１４・・・分周器、１
５・・・共通基準周波数発生器、１６・・・周波数基準
切換制御ロノック、１７・・・主回路並列母線、１８・
・・演算増幅器、１９・・・抵抗、２０・・・コンデン
サ、２ノ・・・ＦＥＴスイッチ、２３・・・カウンタ、
１０１，２０１・・・整流器、１０２゜２０２・・・直
流フィルタリアクトル、１０３，２ｏ３・・・直流フィ
ルタコンガンｆ、１０４，２０４・・・イアパーｐ、１
０５，２０５・・・インバータトランス、１０６．２０
６・・・交流フィルタリアクトル、１０７゜２０７・・
・交流フィルタコンデンサ、１０８，２０８・・・又流
しゃ断器、１０９，２０９・・・補助変圧器、１１０．
２１０・・・変流器、Ｉｌｌ 、２１１・・・有効電力
検出器、１１２，２１２・・・無効電力検出器、１１３
．２１３，１１４，２１４・・・減算器、１１５゜２１
５．１１６，２１６・・・スイッチ、１１７，２１７・
・・電圧制御系、１１８．２１１１・・・周波数信号発
生器、１１９ 、２１９ ・・ＰＬＬ回路、１２０，２
２０・・・パルス発生ａ、ｚ２１．ｚ２ｉ・・・パルス
増幅器。
Claims (1)
- 各号機のインバータは全号機に共通の周波数基準と、各
号機に個別の周波数との２つの内一方を選択する周波数
基準選択器と、該周波数基準選択器の出力を基準とする
位相同期回路と、自号機の出力有効電力と他号機の出力
有効電力との偏差を積分器または比例積分器を通して該
位相同期回路に割込ませる手段を備えたインバータの並
列運転制御装置において、個別周波数基準で運転するモ
ードから、共通周波数基準で運転するモードに切替わる
時、各号器の該積分器または比例積分器をリセットする
リセット手段を具備したことを特徴とするインバータの
並列運転制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63203734A JPH0255533A (ja) | 1988-08-18 | 1988-08-18 | インバータの並列運転制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63203734A JPH0255533A (ja) | 1988-08-18 | 1988-08-18 | インバータの並列運転制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0255533A true JPH0255533A (ja) | 1990-02-23 |
Family
ID=16478975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63203734A Pending JPH0255533A (ja) | 1988-08-18 | 1988-08-18 | インバータの並列運転制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0255533A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014183601A (ja) * | 2013-03-18 | 2014-09-29 | Mitsubishi Electric Corp | 分散型電源装置 |
-
1988
- 1988-08-18 JP JP63203734A patent/JPH0255533A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014183601A (ja) * | 2013-03-18 | 2014-09-29 | Mitsubishi Electric Corp | 分散型電源装置 |
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