JPH0255942B2 - - Google Patents
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- JPH0255942B2 JPH0255942B2 JP60250514A JP25051485A JPH0255942B2 JP H0255942 B2 JPH0255942 B2 JP H0255942B2 JP 60250514 A JP60250514 A JP 60250514A JP 25051485 A JP25051485 A JP 25051485A JP H0255942 B2 JPH0255942 B2 JP H0255942B2
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- JP
- Japan
- Prior art keywords
- charge
- electrode
- transfer
- input
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D44/00—Charge transfer devices
- H10D44/40—Charge-coupled devices [CCD]
- H10D44/45—Charge-coupled devices [CCD] having field effect produced by insulated gate electrodes
- H10D44/472—Surface-channel CCD
- H10D44/476—Three-phase CCD
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Description
【発明の詳細な説明】
本発明は、固体撮像素子に適用して好適な２相
CCD電荷転送装置のフアツト・ゼロ入力方式に
係わる。
CCD電荷転送装置のフアツト・ゼロ入力方式に
係わる。
フレームトランスフア方式の表面チヤンネル型
CCD固体撮像素子においては、界面準位の影響
を少なくするためにフアツト・ゼロと呼ばれるバ
イアス電荷を導入することより転送効率の良い状
態で動作させることができる。しかるに、イメー
ジ部の各ビツトに均一にフアツト・ゼロを入れる
ことは難かしく、不均一の場合には線状の固定パ
ターンノイズとなつて表われる。このため、従来
例えば第１図に示す如く、入力に拡散層を設けて
之から電気的にバイアス電荷を導入するようにし
た電荷転送装置が提案されている。第１図Ａは、
３層CCDによるフレームトランスフア方式の固
体撮像素子のイメージ部に例をとつた場合で、第
１導電形例えばＰ形のシリコン基体１の一面上に
SiO2等からなるゲート絶縁膜２を介して複数の
転送電極３が電荷転送方向ａに沿つて配列形成さ
れて受光領域を兼ねる転送部が構成され、各転送
電極３が３つ置きに共通接続されて夫々に３相の
転送クロツク電圧φ1，φ2及びφ3が印加されるよ
うになされ、又基体１にN+形の拡散層４による
入力部が設けられ、この入力部と転送部間にゲー
ト絶縁膜２を介して入力ゲート電極５を形成した
入力ゲート部が設けられる。そしてフアツト・ゼ
ロになるバイアス電荷を導入するには、先ず第１
図Ａに示す如く全ての転送電極３をオン状態とな
し、ゲート電圧φIGにより入力ゲート部を開いて
入力電圧VINの与えられた拡散層４から全ての転
送電極３下に必要以上の電荷QAを注入する。次
に、第１図Ｃに示す如く受光すべき領域の転送電
極３（この場合φ2の電極）のみをオン状態とし
てポテンシヤル井戸６を押し上げると同時に、そ
の他のφ1，φ3の転送電極３下をアキユミユレー
シヨンの電位まで押し上げる。このときφ2の転
送電極３下にはオンレベル電位と閾値電位Vthの
差に相当する電荷QBが蓄積され、余分な電荷は
基体１中へ放出される。次に、第１図Ｄに示す如
くφ2の転送電極３下の電位を更に深くして受光
hvを開始する。この時点でφ2の転送電極３下に
蓄積されたバイアス電荷QBがフアツト・ゼロと
なる。
CCD固体撮像素子においては、界面準位の影響
を少なくするためにフアツト・ゼロと呼ばれるバ
イアス電荷を導入することより転送効率の良い状
態で動作させることができる。しかるに、イメー
ジ部の各ビツトに均一にフアツト・ゼロを入れる
ことは難かしく、不均一の場合には線状の固定パ
ターンノイズとなつて表われる。このため、従来
例えば第１図に示す如く、入力に拡散層を設けて
之から電気的にバイアス電荷を導入するようにし
た電荷転送装置が提案されている。第１図Ａは、
３層CCDによるフレームトランスフア方式の固
体撮像素子のイメージ部に例をとつた場合で、第
１導電形例えばＰ形のシリコン基体１の一面上に
SiO2等からなるゲート絶縁膜２を介して複数の
転送電極３が電荷転送方向ａに沿つて配列形成さ
れて受光領域を兼ねる転送部が構成され、各転送
電極３が３つ置きに共通接続されて夫々に３相の
転送クロツク電圧φ1，φ2及びφ3が印加されるよ
うになされ、又基体１にN+形の拡散層４による
入力部が設けられ、この入力部と転送部間にゲー
ト絶縁膜２を介して入力ゲート電極５を形成した
入力ゲート部が設けられる。そしてフアツト・ゼ
ロになるバイアス電荷を導入するには、先ず第１
図Ａに示す如く全ての転送電極３をオン状態とな
し、ゲート電圧φIGにより入力ゲート部を開いて
入力電圧VINの与えられた拡散層４から全ての転
送電極３下に必要以上の電荷QAを注入する。次
に、第１図Ｃに示す如く受光すべき領域の転送電
極３（この場合φ2の電極）のみをオン状態とし
てポテンシヤル井戸６を押し上げると同時に、そ
の他のφ1，φ3の転送電極３下をアキユミユレー
シヨンの電位まで押し上げる。このときφ2の転
送電極３下にはオンレベル電位と閾値電位Vthの
差に相当する電荷QBが蓄積され、余分な電荷は
基体１中へ放出される。次に、第１図Ｄに示す如
くφ2の転送電極３下の電位を更に深くして受光
hvを開始する。この時点でφ2の転送電極３下に
蓄積されたバイアス電荷QBがフアツト・ゼロと
なる。
このような手段をとると、フアツト・ゼロの量
が第１図Ｃにおいて各ビツトの電極の電位によつ
て桁定され、入力部から注入された電荷量に無関
係なために、入力ゲート部における表面電位にバ
ラツキがあつても均一なフアツト・ゼロが導入さ
れ、線状の固定パターンノイズが入る様なことは
ない。しかし乍ら、この手段は３相駆動、４相駆
動のCCD電荷転送装置に適用できるが、同一電
圧で階段ポテンシヤルが形成される如き２相駆動
のCCD電荷転送装置には適用できない。なぜな
らば、バイアス電荷を入力するときに上記の動作
を行うと最大取り扱い電荷分を一旦レジスタ部に
導入しなければならない。即ち、第２図のポテン
シヤル分布で示す如く、φ1及びφ2の転送電極３
をオン状態にしてバイアス電荷QAを注入するた
めにはレジスタの各ビツトには最大取り扱い電荷
量以上の電荷を一旦蓄積しなければならない。こ
の様にしても第１図Ｃ及びＤの動作をすれば均等
なフアツト・ゼロを各ビツトに与えることはでき
るも、しかし、そのためには非常に多くの余分な
電荷を基体１中に放出しなければならず、この多
くの余分な電荷はフレームトランスフア方式の場
合、蓄積部に漏れ出し、大きなノイズとなる等の
不都合を生じさせる。
が第１図Ｃにおいて各ビツトの電極の電位によつ
て桁定され、入力部から注入された電荷量に無関
係なために、入力ゲート部における表面電位にバ
ラツキがあつても均一なフアツト・ゼロが導入さ
れ、線状の固定パターンノイズが入る様なことは
ない。しかし乍ら、この手段は３相駆動、４相駆
動のCCD電荷転送装置に適用できるが、同一電
圧で階段ポテンシヤルが形成される如き２相駆動
のCCD電荷転送装置には適用できない。なぜな
らば、バイアス電荷を入力するときに上記の動作
を行うと最大取り扱い電荷分を一旦レジスタ部に
導入しなければならない。即ち、第２図のポテン
シヤル分布で示す如く、φ1及びφ2の転送電極３
をオン状態にしてバイアス電荷QAを注入するた
めにはレジスタの各ビツトには最大取り扱い電荷
量以上の電荷を一旦蓄積しなければならない。こ
の様にしても第１図Ｃ及びＤの動作をすれば均等
なフアツト・ゼロを各ビツトに与えることはでき
るも、しかし、そのためには非常に多くの余分な
電荷を基体１中に放出しなければならず、この多
くの余分な電荷はフレームトランスフア方式の場
合、蓄積部に漏れ出し、大きなノイズとなる等の
不都合を生じさせる。
本発明は、上述の点に鑑み、特に２相CCDに
於てレジスタの各ビツトに均一なフアツト・ゼロ
なるバイアス電荷を導入できるようにした電荷転
送装置のフアツト・ゼロ入力方式を提供するもの
である。
於てレジスタの各ビツトに均一なフアツト・ゼロ
なるバイアス電荷を導入できるようにした電荷転
送装置のフアツト・ゼロ入力方式を提供するもの
である。
以下、第３図の実施例を参照して本発明を説明
する。
する。
第３図Ａは、２相CCDによるフレームトラン
スフア方式の表面チヤンネル型固体撮像素子のイ
メージ部を示す。図中、１は第１導電形例えばＰ
形のシリコン基体で、この基体１の一面上に
SiO2等からなるゲート絶縁膜２を介して複数の
転送電極３が電荷転送方向ａに沿つて配列形成さ
れ、受光部を兼ねるCCD転送部が構成される。
各転送電極３は１つ置きに共通接続されて夫々２
相のクロツク電圧φ1及びφ2が印加される。なお、
φ1及びφ2の与えられる転送電極下には夫々転送
方向に沿つて階段状ポテンシヤル（ストレージ部
及びトランスフア部）が形成されるように、例え
ばストレージ部とトランスフア部のゲート絶縁膜
２の膜厚を異ならしめるか、又はストレージ部と
トランスフア部とにおける基体表面の不純物濃度
を互いにならしめる等の構成を採り得る。一方、
基体１には第２導電形即ちN+形の拡散層４によ
る入力部が設けられ、この入力部と転送部間にゲ
ート絶縁膜２を介して第１入力ゲート電極７及び
第２入力ゲート電極８を形成してなる入力ゲート
部が設けられる。
スフア方式の表面チヤンネル型固体撮像素子のイ
メージ部を示す。図中、１は第１導電形例えばＰ
形のシリコン基体で、この基体１の一面上に
SiO2等からなるゲート絶縁膜２を介して複数の
転送電極３が電荷転送方向ａに沿つて配列形成さ
れ、受光部を兼ねるCCD転送部が構成される。
各転送電極３は１つ置きに共通接続されて夫々２
相のクロツク電圧φ1及びφ2が印加される。なお、
φ1及びφ2の与えられる転送電極下には夫々転送
方向に沿つて階段状ポテンシヤル（ストレージ部
及びトランスフア部）が形成されるように、例え
ばストレージ部とトランスフア部のゲート絶縁膜
２の膜厚を異ならしめるか、又はストレージ部と
トランスフア部とにおける基体表面の不純物濃度
を互いにならしめる等の構成を採り得る。一方、
基体１には第２導電形即ちN+形の拡散層４によ
る入力部が設けられ、この入力部と転送部間にゲ
ート絶縁膜２を介して第１入力ゲート電極７及び
第２入力ゲート電極８を形成してなる入力ゲート
部が設けられる。
斯る構成に於てフアツト・ゼロを導入するに
は、先ず第４図に示す垂直ブランキング期間内の
例えばフレームシフト期間TFS（各転送電極３に
クロツク電圧φ1及びφ2を印加してイメージ部か
ら信号電荷を蓄積部に転送する期間）で、同時に
第１入力ゲート電極７及び第２入力ゲート電極８
に夫々第５図のタイミングをもつて第１ゲート電
圧G1及び第２ゲート電圧G2を印加し、且つφ1及
びφ2による各転送電極３の駆動のもとに、入力
電圧VINの印加された入力部の拡散層４からフア
ツト・ゼロなるバイアス電荷量より多少多めの電
荷量を次の受光すべき電極下に順次導入する。こ
の動作を更に詳しく述べると、第５図の時点t1で
第３図Ｂに示す如く拡散層４より第１入力ゲート
部下に所要のバイアス電荷量より多少多めの電荷
QA′が注入され、時点t2で第３図Ｃに示す如く第
１及び第２入力ゲート部下に電荷QA′が蓄められ
る。このときの入力の拡散層４と第２入力ゲート
部との相対的な電位により注入する電荷QA′の量
が任意に制御される。次に時点t3で第１入力ゲー
ト部がオフされ第２入力ゲート部下に電荷QA′が
移され（第３図Ｄ）、さらに時点t4及びt5を経て
次の受光されるべき電極例えばφ1の転送電極３
下に電荷QA′が転送される（第３図Ｅ及びＦ）。以
後、この電荷QA′はクロツク電圧φ1及びφ2によつ
て順次転送されると同時に入力の拡散層４より同
じ量の電荷QA′が順次各受光されるべきφ1の転送
電極３下に注入される（第３図Ｇ）。この状態で
は入力ゲート部の表面電位のバラツキで各レジス
タの電荷QA′の量にはバラツキがある。このよう
にして、イメージ部の各ビツトに所定の電荷
QA′を注入した後、即ち第５図のフレームシフト
期間TFS後の期間Taで第３図Ｈで示す如くφ1の転
送電極３に所定電圧を印加してこの電極下のポテ
ンシヤル井戸９を押しげると同時に、他のφ2の
転送電極３に該電極下がアキユミユレーシヨン状
態となるような電圧を印加し、該電極下をアキユ
ミユレーシヨンの電位まで押し上げる。このとき
φ1の転送電極３下にはオンレベル電位と閾値電
圧Vthの差に相当する量の電荷QBが蓄積され、余
分な電荷は基体１中に放出される。次に、第５図
の受光期間TINTに入りφ1の転送電極３下のポテン
シヤル井戸を更に深くして受光hvを開始する。
この時点でφ1の転送電極３下に蓄積されたバイ
アス電荷QBがフアツト・ゼロとなり、各ポテン
シヤル井戸に受光量に応じた信号電荷Qsigが蓄
積される（第３図Ｉ）。
は、先ず第４図に示す垂直ブランキング期間内の
例えばフレームシフト期間TFS（各転送電極３に
クロツク電圧φ1及びφ2を印加してイメージ部か
ら信号電荷を蓄積部に転送する期間）で、同時に
第１入力ゲート電極７及び第２入力ゲート電極８
に夫々第５図のタイミングをもつて第１ゲート電
圧G1及び第２ゲート電圧G2を印加し、且つφ1及
びφ2による各転送電極３の駆動のもとに、入力
電圧VINの印加された入力部の拡散層４からフア
ツト・ゼロなるバイアス電荷量より多少多めの電
荷量を次の受光すべき電極下に順次導入する。こ
の動作を更に詳しく述べると、第５図の時点t1で
第３図Ｂに示す如く拡散層４より第１入力ゲート
部下に所要のバイアス電荷量より多少多めの電荷
QA′が注入され、時点t2で第３図Ｃに示す如く第
１及び第２入力ゲート部下に電荷QA′が蓄められ
る。このときの入力の拡散層４と第２入力ゲート
部との相対的な電位により注入する電荷QA′の量
が任意に制御される。次に時点t3で第１入力ゲー
ト部がオフされ第２入力ゲート部下に電荷QA′が
移され（第３図Ｄ）、さらに時点t4及びt5を経て
次の受光されるべき電極例えばφ1の転送電極３
下に電荷QA′が転送される（第３図Ｅ及びＦ）。以
後、この電荷QA′はクロツク電圧φ1及びφ2によつ
て順次転送されると同時に入力の拡散層４より同
じ量の電荷QA′が順次各受光されるべきφ1の転送
電極３下に注入される（第３図Ｇ）。この状態で
は入力ゲート部の表面電位のバラツキで各レジス
タの電荷QA′の量にはバラツキがある。このよう
にして、イメージ部の各ビツトに所定の電荷
QA′を注入した後、即ち第５図のフレームシフト
期間TFS後の期間Taで第３図Ｈで示す如くφ1の転
送電極３に所定電圧を印加してこの電極下のポテ
ンシヤル井戸９を押しげると同時に、他のφ2の
転送電極３に該電極下がアキユミユレーシヨン状
態となるような電圧を印加し、該電極下をアキユ
ミユレーシヨンの電位まで押し上げる。このとき
φ1の転送電極３下にはオンレベル電位と閾値電
圧Vthの差に相当する量の電荷QBが蓄積され、余
分な電荷は基体１中に放出される。次に、第５図
の受光期間TINTに入りφ1の転送電極３下のポテン
シヤル井戸を更に深くして受光hvを開始する。
この時点でφ1の転送電極３下に蓄積されたバイ
アス電荷QBがフアツト・ゼロとなり、各ポテン
シヤル井戸に受光量に応じた信号電荷Qsigが蓄
積される（第３図Ｉ）。
上述せる如く本発明によれば、最初にバイアス
電荷QBより多めの電荷QA′を所謂CCD転送により
各レジスタのビツトに注入し、しかる後電位を押
し上げて必要量のバイアス電荷QB以外の余分の
電荷を基体中に放出せしめ、その残存するバイア
ス電荷QBをフアツト・ゼロとして用いるように
したことにより、２相CCD電荷転送装置におい
ても、３相、４相CCD電荷装置と同様に各レジ
スタのビツトに均一なフアツト・ゼロを導入する
ことが出来、しかもノイズ等の不都合が生せず、
従つて、例えばフレームトランスフア方式の２相
CCD固体撮像素子に適用して好適ならしめるも
のである。
電荷QBより多めの電荷QA′を所謂CCD転送により
各レジスタのビツトに注入し、しかる後電位を押
し上げて必要量のバイアス電荷QB以外の余分の
電荷を基体中に放出せしめ、その残存するバイア
ス電荷QBをフアツト・ゼロとして用いるように
したことにより、２相CCD電荷転送装置におい
ても、３相、４相CCD電荷装置と同様に各レジ
スタのビツトに均一なフアツト・ゼロを導入する
ことが出来、しかもノイズ等の不都合が生せず、
従つて、例えばフレームトランスフア方式の２相
CCD固体撮像素子に適用して好適ならしめるも
のである。
尚上例では電荷QA′の注入をフレームシフト期
間TFSにおいて行つたが、垂直ブランキング期間
内であればフレームシフト期間後になすことも可
能である。
間TFSにおいて行つたが、垂直ブランキング期間
内であればフレームシフト期間後になすことも可
能である。
第１図Ａ〜Ｄは従来の３相CCD電荷転送装置
の一例を示すフアツト・ゼロ導入のポテンシヤル
変化図、第２図は本発明の説明に供する２相
CCD電荷転送装置のポテンシヤル図、第３図Ａ
〜Ｉは本発明による２相CCD電荷転送装置のフ
アツト・ゼロ入力方式の一例を示すフアツト・ゼ
ロ導入のポテンシヤル変化図、第４図は本発明の
説明に供する動作期間を示す線図、第５図は本発
明の駆動パルス波形図である。 １は半導体基体、２はゲート絶縁膜、３は転送
電極、４は入力の拡散層、５，７，８は入力ゲー
ト電極である。
の一例を示すフアツト・ゼロ導入のポテンシヤル
変化図、第２図は本発明の説明に供する２相
CCD電荷転送装置のポテンシヤル図、第３図Ａ
〜Ｉは本発明による２相CCD電荷転送装置のフ
アツト・ゼロ入力方式の一例を示すフアツト・ゼ
ロ導入のポテンシヤル変化図、第４図は本発明の
説明に供する動作期間を示す線図、第５図は本発
明の駆動パルス波形図である。 １は半導体基体、２はゲート絶縁膜、３は転送
電極、４は入力の拡散層、５，７，８は入力ゲー
ト電極である。
Claims (1)
- 【特許請求の範囲】 １ 入力部と転送部を有する２相CCD電荷転送
装置に於て、 上記入力部に与えられる電位によつて決められ
た所定のバイアス電荷量より多少多めの電荷量を
上記転送部上の電極を駆動して該電極中の第１相
電極下に導入し、該第１相電極のトランスフア部
がアキユミユレーシヨン状態になり、ストレージ
部が非アキユミユレーシヨン状態になるような電
位を上記第１相電極に与えると共に、上記第１相
電極以外の電極に該電極下がアキユミユレーシヨ
ン状態になるような電位を印加することにより、
上記第１相電極下から上記所定のバイアス電荷量
以外の電荷を基体中に放出して上記第１相電極下
に所定のバイアス電荷を導入したことを特徴とす
る電荷転送装置のフアツト・ゼロ入力方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60250514A JPS61198677A (ja) | 1985-11-08 | 1985-11-08 | 電荷転送装置のファット・ゼロ入力方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60250514A JPS61198677A (ja) | 1985-11-08 | 1985-11-08 | 電荷転送装置のファット・ゼロ入力方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61198677A JPS61198677A (ja) | 1986-09-03 |
| JPH0255942B2 true JPH0255942B2 (ja) | 1990-11-28 |
Family
ID=17209021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60250514A Granted JPS61198677A (ja) | 1985-11-08 | 1985-11-08 | 電荷転送装置のファット・ゼロ入力方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61198677A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06134591A (ja) * | 1992-10-27 | 1994-05-17 | Takimoto Giken Kogyo Kk | 針処理装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2862540B2 (ja) * | 1988-03-31 | 1999-03-03 | 株式会社東芝 | 固体撮像装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5353278A (en) * | 1976-10-25 | 1978-05-15 | Fujitsu Ltd | Facet zero input system for charge transfer device |
| JPS5487077A (en) * | 1977-12-22 | 1979-07-11 | Sony Corp | Charge transfer device |
-
1985
- 1985-11-08 JP JP60250514A patent/JPS61198677A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06134591A (ja) * | 1992-10-27 | 1994-05-17 | Takimoto Giken Kogyo Kk | 針処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61198677A (ja) | 1986-09-03 |
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