JPH0256024A - 大小比較回路 - Google Patents
大小比較回路Info
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- JPH0256024A JPH0256024A JP20681388A JP20681388A JPH0256024A JP H0256024 A JPH0256024 A JP H0256024A JP 20681388 A JP20681388 A JP 20681388A JP 20681388 A JP20681388 A JP 20681388A JP H0256024 A JPH0256024 A JP H0256024A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は大小比較回路に関し、特に０然２進数の大小
の判別を行なう大小比較回路に関するものである。
の判別を行なう大小比較回路に関するものである。
［従来の技術］
第３図は一般のコンピュータシステムの構成を示すシス
テム構成図である。
テム構成図である。
コンピュータシステム５０は、一般にコンピュータの心
臓部である中央処理装置（ＣＰＵ）５１と、ＣＰＵ５】
に接続されシステム外部とデータのやり取りを行なう入
出力部５２と、ＣＰＵ５１に接続されデータやプログラ
ム等を記憶する記憶部５３とから構成される。ＣＰＵ５
１は、算術および論理演算を行なう回路ユニット（ＡＬ
Ｕ）５４と、ＣＰＵ５１で処理される各種情報を記憶す
るレジスタ５５と、ＣＰＵ５１の動作シーケンスを制御
する制御部５６との３つの要素から構成される。
臓部である中央処理装置（ＣＰＵ）５１と、ＣＰＵ５】
に接続されシステム外部とデータのやり取りを行なう入
出力部５２と、ＣＰＵ５１に接続されデータやプログラ
ム等を記憶する記憶部５３とから構成される。ＣＰＵ５
１は、算術および論理演算を行なう回路ユニット（ＡＬ
Ｕ）５４と、ＣＰＵ５１で処理される各種情報を記憶す
るレジスタ５５と、ＣＰＵ５１の動作シーケンスを制御
する制御部５６との３つの要素から構成される。
第４図は第３図で示したＡＬＵ５４の内部構成を示した
図である。
図である。
ＡＬＵ５４は主に算術演算装置５７と論理演算装置５８
とが含まれる。算術演算装置５７は加算機能、減算機能
、大小比較機能、インクリメント機能等の各種機能を有
し、演算命令に応じた処理を行なう。論理演算装置５８
は、ＡＮＤ機能、ＯＲ機能、ＸＯＲ機能等の各種機能を
有し、命令に応じた論理演算を行なう。このような各種
演算機能はそれぞれ半導体チップ上に形成された機能回
路によってその機能が達成されている。
とが含まれる。算術演算装置５７は加算機能、減算機能
、大小比較機能、インクリメント機能等の各種機能を有
し、演算命令に応じた処理を行なう。論理演算装置５８
は、ＡＮＤ機能、ＯＲ機能、ＸＯＲ機能等の各種機能を
有し、命令に応じた論理演算を行なう。このような各種
演算機能はそれぞれ半導体チップ上に形成された機能回
路によってその機能が達成されている。
第５図は従来の自然２進数の大小を比較する大小比較回
路の構成を示す図である。
路の構成を示す図である。
図において、全加算器２６ａ〜２６ｅはそのキャリーが
直列に接続されて大小比較回路２７を構成する。各全加
算器２６ａ〜２６ｄには、Ａ、およびＢ、を最上位ビッ
トとする自然２進数Ａ（Ａｓ ＋ Ａ２ ＋ Ａ＋ ｒ
ＡＯ）およびＢ（Ｂ、、Ｂ２゜Ｂ＋、Ｂｏ）の各々の
ビットが入力される。但し自然２進数Ｂの各ビットは、
インバータ回路２５ａ〜２５ｄによって反転されて全加
算器に入力される。また全加算器２６ａのキャリー入力
端子は電源電圧２１ａに接続され、全加算器２６ｅのキ
ャリー入力端子以外の２つの入力端子は各々設置電源２
２および電源電圧２１ｂに接続される。
直列に接続されて大小比較回路２７を構成する。各全加
算器２６ａ〜２６ｄには、Ａ、およびＢ、を最上位ビッ
トとする自然２進数Ａ（Ａｓ ＋ Ａ２ ＋ Ａ＋ ｒ
ＡＯ）およびＢ（Ｂ、、Ｂ２゜Ｂ＋、Ｂｏ）の各々の
ビットが入力される。但し自然２進数Ｂの各ビットは、
インバータ回路２５ａ〜２５ｄによって反転されて全加
算器に入力される。また全加算器２６ａのキャリー入力
端子は電源電圧２１ａに接続され、全加算器２６ｅのキ
ャリー入力端子以外の２つの入力端子は各々設置電源２
２および電源電圧２１ｂに接続される。
（Ｓ５．Ｓ３１ Ｓ２．Ｓｌ、ＳＯ）はＳ、を符号ビ
ットとする大小比較回路２７による加算結果である。
ットとする大小比較回路２７による加算結果である。
次に動作について説明する。
自然２進数の大小比較を行なうには、自然２進数に符号
ビットを付加して補数表現の２進数として減算を行ない
、その結果が正か負かを判定してやればよい。全加算器
（ＦＡ）によるこの補数表現の２進数は、被減数をＡ１
減数をＢとした場合Ａ＋Ｂ＋１で与えられる（ＢはＢの
反転）。
ビットを付加して補数表現の２進数として減算を行ない
、その結果が正か負かを判定してやればよい。全加算器
（ＦＡ）によるこの補数表現の２進数は、被減数をＡ１
減数をＢとした場合Ａ＋Ｂ＋１で与えられる（ＢはＢの
反転）。
第５図は上記の動作を実現するための従来の回路であり
、接地電源２２により自然２進数Ａに付加される正を示
す符号ビット″０“が入力され、電源電圧２１ｂにより
自然２進数Ｂに付加される符号ビット″Ｏ“が１”に反
転して入力される。
、接地電源２２により自然２進数Ａに付加される正を示
す符号ビット″０“が入力され、電源電圧２１ｂにより
自然２進数Ｂに付加される符号ビット″Ｏ“が１”に反
転して入力される。
・また全加算器２６ａのキャリー入力端子が電源電圧２
１ａに接続されており、最下位のキャリー入力に“１°
が与えられることになる。したがって、自然２進数Ａお
よびＢの各々のビットを全加算器に入力することによっ
て減算が行なわれ、２の補数表現の２進数（Ｓ！、Ｓｌ
、Ｓ２＋ Ｓｌ、Ｓｏ）として結果が得られる。そこ
で減算結果の符号ビットＳ、が“０”のときには減算結
果が正を意味し、すなわち自然２進数Ａ≧自然２進数Ｂ
となる。
１ａに接続されており、最下位のキャリー入力に“１°
が与えられることになる。したがって、自然２進数Ａお
よびＢの各々のビットを全加算器に入力することによっ
て減算が行なわれ、２の補数表現の２進数（Ｓ！、Ｓｌ
、Ｓ２＋ Ｓｌ、Ｓｏ）として結果が得られる。そこ
で減算結果の符号ビットＳ、が“０”のときには減算結
果が正を意味し、すなわち自然２進数Ａ≧自然２進数Ｂ
となる。
符号ビットＳ、が“１”のときには減算結果が負を意味
し、すなわち自然２進数Ａく自然２進数Ｂとなる。この
ようにして、自然２進数ＡとＢとの大小比較が行なわれ
る。
し、すなわち自然２進数Ａく自然２進数Ｂとなる。この
ようにして、自然２進数ＡとＢとの大小比較が行なわれ
る。
第６図は従来の大小比較回路に使用される全加算器の具
体的構成を示す回路であり、村上等による「ア ディジ
タル プロセッサ フォオ デコーディング フンポジ
ット ティーブイ シグナルズ ユージング アダプテ
ィブ フィルタリング（Ａ Ｄｉｇｉｔａｌ Ｐｒ
ｏｃｅｓｓｏｒｆｏｒ Ｄｅｃｏｄｆｎｇ Ｃｏｍ
ｐｏｓｉｔｅＴＶ Ｓｉ ｇｎａｌｓ Ｕｓｉｎ
ｇ Ａｄａｐｔｉｖｅ Ｆｉｌｔｅｒｉｎｇ）Ｊ
（Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ
５ｔａｔｅ Ｃ１ｒｃｕｔｔｓ、 Ｖｏｌ、
５Ｃ−２１Ｎｏ、５に収録）に記載されているものであ
る。
体的構成を示す回路であり、村上等による「ア ディジ
タル プロセッサ フォオ デコーディング フンポジ
ット ティーブイ シグナルズ ユージング アダプテ
ィブ フィルタリング（Ａ Ｄｉｇｉｔａｌ Ｐｒ
ｏｃｅｓｓｏｒｆｏｒ Ｄｅｃｏｄｆｎｇ Ｃｏｍ
ｐｏｓｉｔｅＴＶ Ｓｉ ｇｎａｌｓ Ｕｓｉｎ
ｇ Ａｄａｐｔｉｖｅ Ｆｉｌｔｅｒｉｎｇ）Ｊ
（Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ
５ｔａｔｅ Ｃ１ｒｃｕｔｔｓ、 Ｖｏｌ、
５Ｃ−２１Ｎｏ、５に収録）に記載されているものであ
る。
図において、５個のインバータと６個のトランスファゲ
ートと１個のノンインバーテツドとから回路が構成され
、第１入力端子１、第２入力端子２、第３入力端子３、
第１出力端子４および第２出力端子３０を備える。した
がって１ビツトあたりの素子数は２２トランジスタであ
る。ｍｌおよび第２の入力端子には比較されるべき２進
ディジットが入力され、第３の入力端子にはキャリーに
よる２進ディジットが入力される。第１の出力端子４か
ら、キャリー出力としての２進ディジットが出力され、
第２の出力端子３０からそのビットの桁の減算結果を示
す２進ディジットが出力される。
ートと１個のノンインバーテツドとから回路が構成され
、第１入力端子１、第２入力端子２、第３入力端子３、
第１出力端子４および第２出力端子３０を備える。した
がって１ビツトあたりの素子数は２２トランジスタであ
る。ｍｌおよび第２の入力端子には比較されるべき２進
ディジットが入力され、第３の入力端子にはキャリーに
よる２進ディジットが入力される。第１の出力端子４か
ら、キャリー出力としての２進ディジットが出力され、
第２の出力端子３０からそのビットの桁の減算結果を示
す２進ディジットが出力される。
この場合の真理値表を下記の第１表に示す。
第１表
［発明が解決しようとする課題］
上記のような従来の大小比較回路では、回路の構成する
素子数が多く、・装置の集積化に対して不利であった。
素子数が多く、・装置の集積化に対して不利であった。
また、演′ｎ、機能としての大小比較機能は、演算の種
類によっては必ずしも２つの自然２進数の減算値を必要
とする場合ばかりではなく、単なる大小関係の結果だけ
を必要とする場合もある。したがって、大小のみを比較
するような演算回路としては、従来の大小比較回路は適
切な構成となっていなかった。
類によっては必ずしも２つの自然２進数の減算値を必要
とする場合ばかりではなく、単なる大小関係の結果だけ
を必要とする場合もある。したがって、大小のみを比較
するような演算回路としては、従来の大小比較回路は適
切な構成となっていなかった。
この発明は上記のような課題を解決するためになされた
もので、大小比較のみを行なう大小比較回路であって、
その構成素子数が少なく集積度の向上に寄与し得る大小
比較回路を提供することを目的とする。
もので、大小比較のみを行なう大小比較回路であって、
その構成素子数が少なく集積度の向上に寄与し得る大小
比較回路を提供することを目的とする。
［課題を解決するための手段］
この発明に係る大小比較回路は、比較すべき第１および
第２の２進ディジットがそれぞれ入力される第１および
第２の入力端子と、キャリー入力データとしての第３の
２進ディジットが入力される第３の入力端子と、第１の
２進ディジットと第２の２進ディジットの反転の２進デ
ィジットと第３の２進ディジットとの加算による２進デ
ィジットのキャリー出力データを演算する演算回路と、
キャリー出力データが出力される出力端子とからなる単
位回路とを備え、単位回路を比較すべき自然２進数のビ
ット線に等しい数だけ直列させて、各単位回路を各ビッ
トに対応させ、１の単位回路の出力端子と他の単位回路
の第３の入力端子とを相互に接続し、最下位のビットに
対応する単位回路の第３の入力端子には所定の２進ディ
ジットが入力され、最上位のビットに対応する単位回路
の出力端子の出力データによって比較すべき自然２進数
の大小を判別するものである。
第２の２進ディジットがそれぞれ入力される第１および
第２の入力端子と、キャリー入力データとしての第３の
２進ディジットが入力される第３の入力端子と、第１の
２進ディジットと第２の２進ディジットの反転の２進デ
ィジットと第３の２進ディジットとの加算による２進デ
ィジットのキャリー出力データを演算する演算回路と、
キャリー出力データが出力される出力端子とからなる単
位回路とを備え、単位回路を比較すべき自然２進数のビ
ット線に等しい数だけ直列させて、各単位回路を各ビッ
トに対応させ、１の単位回路の出力端子と他の単位回路
の第３の入力端子とを相互に接続し、最下位のビットに
対応する単位回路の第３の入力端子には所定の２進ディ
ジットが入力され、最上位のビットに対応する単位回路
の出力端子の出力データによって比較すべき自然２進数
の大小を判別するものである。
［作用］
この発明においては、自然２進数の大小のみを比較し減
算値については出力しないので、必要な素子数が減じら
れる。
算値については出力しないので、必要な素子数が減じら
れる。
【実施例Ｊ
第１図はこの発明の一実施例における大小比較回路に使
用される単位回路の構成を示す回路図である。
用される単位回路の構成を示す回路図である。
図において、入出力端子として、比較されるべき２進デ
ィジットＡが入力される第１の入力端子１と、比較され
るべき２進ディジットＢが入力される第２の入力端子２
と、キャリーによる。２進ディジットＣｉｎが入力され
る第３の入力端子３と、キャリー出力としての２進ディ
ジットＣｏｕｔが出力される出力端子４とが倫えられる
。第１の入力端子１と出力端子４との間に、トランスフ
ァゲート１７および１９が直列に接続される。同様にト
ランスファゲート１８および２ｏも第１の入力端子１と
出力端子４との間に直列に接続される。
ィジットＡが入力される第１の入力端子１と、比較され
るべき２進ディジットＢが入力される第２の入力端子２
と、キャリーによる。２進ディジットＣｉｎが入力され
る第３の入力端子３と、キャリー出力としての２進ディ
ジットＣｏｕｔが出力される出力端子４とが倫えられる
。第１の入力端子１と出力端子４との間に、トランスフ
ァゲート１７および１９が直列に接続される。同様にト
ランスファゲート１８および２ｏも第１の入力端子１と
出力端子４との間に直列に接続される。
トランスファゲート１７はＮ型トランジスタ９とＰ型ト
ランジスタ１３よりなる。トランスファゲート１８はＮ
型トランジスタ１ｏとＰ型トランジスタ１４とからなる
。トランスファゲート１９はＮ型トランジスタ１１とＰ
型トランジスタ１５とからなる。トランスファゲート２
ｏはＮ型トランジスタ１２とＰ型トランジスタ１６とか
らなる。
ランジスタ１３よりなる。トランスファゲート１８はＮ
型トランジスタ１ｏとＰ型トランジスタ１４とからなる
。トランスファゲート１９はＮ型トランジスタ１１とＰ
型トランジスタ１５とからなる。トランスファゲート２
ｏはＮ型トランジスタ１２とＰ型トランジスタ１６とか
らなる。
トランスファゲート１７と１９との間のノードＮ１と電
源電圧２１との間にＰ型トランジスタ７が接続される。
源電圧２１との間にＰ型トランジスタ７が接続される。
トランスファゲート１８と２０との間のノードＮ２と接
地電源２２との間にＮ型トランジスタ８が接続される。
地電源２２との間にＮ型トランジスタ８が接続される。
第２の入力端子２は、Ｐ型トランジスタ７のゲートと、
Ｎ型トランジスタ９のゲートと、Ｐ型トランジスタ１４
のゲートとＮ型トランジスタ８のゲートとに接続される
。
Ｎ型トランジスタ９のゲートと、Ｐ型トランジスタ１４
のゲートとＮ型トランジスタ８のゲートとに接続される
。
Ｐ型トランジスタ１３のゲートとＮ型トランジスタ１０
のゲートとは相互に接続され、その間のノードＮ３と第
２の入力端子２との間にインバータ５が接続される。Ｐ
型トランジスタ１５のゲートと、Ｎ型トランジスタ１２
のゲートとは相互に接続される。第３の入力端子３はＮ
型トランジスタ１１のゲートとＰ型トランジスタ１６の
ゲートとにそれぞれ接続される。Ｐ型トランジスタ１５
のゲートとＮ型トランジスタ１２のゲートとの間の接続
線のノードＮ４と、Ｎ型トランジスタ１１のゲートとＰ
型トランジスタ１６のゲートとの間の接続線のノードＮ
５との間にインバータ６が接続される。
のゲートとは相互に接続され、その間のノードＮ３と第
２の入力端子２との間にインバータ５が接続される。Ｐ
型トランジスタ１５のゲートと、Ｎ型トランジスタ１２
のゲートとは相互に接続される。第３の入力端子３はＮ
型トランジスタ１１のゲートとＰ型トランジスタ１６の
ゲートとにそれぞれ接続される。Ｐ型トランジスタ１５
のゲートとＮ型トランジスタ１２のゲートとの間の接続
線のノードＮ４と、Ｎ型トランジスタ１１のゲートとＰ
型トランジスタ１６のゲートとの間の接続線のノードＮ
５との間にインバータ６が接続される。
次にこの単位回路の動作を説明するが、まずこ第２表
Ｂが“０”かつＣｉｎが“０“の場合には、Ｐ型トラン
ジスタ７がオンとなり、トランスファゲート１８および
２０がオンとなる。またＮ型トランジスタ８およびトラ
ンスファゲート１７ならびに１つがオフとなるので出力
端子４の出力Ｃｏｕｔは第１の入力端子１の入力がその
まま伝わり、すなわちＡが′１゛の場合にはＣｏｕｔが
“１“Ａが“０”の場合には、ｃｏｕｔが“０”となる
。
ジスタ７がオンとなり、トランスファゲート１８および
２０がオンとなる。またＮ型トランジスタ８およびトラ
ンスファゲート１７ならびに１つがオフとなるので出力
端子４の出力Ｃｏｕｔは第１の入力端子１の入力がその
まま伝わり、すなわちＡが′１゛の場合にはＣｏｕｔが
“１“Ａが“０”の場合には、ｃｏｕｔが“０”となる
。
Ｂが“１″かつＣｉｎが“０”の場合には、Ｎ型トラン
ジスタ８およびトランジスタ１７ならびに２０がオンと
なり、Ｐ型トランジスタ７およびトランスファゲート１
８ならびに１９がオフとなるので出力端子４の出力Ｃｏ
ｕｔは“０“となる。
ジスタ８およびトランジスタ１７ならびに２０がオンと
なり、Ｐ型トランジスタ７およびトランスファゲート１
８ならびに１９がオフとなるので出力端子４の出力Ｃｏ
ｕｔは“０“となる。
Ｂが“０”かつＣｉｎが“１＃の場合にはＰ型トランジ
スタ７およびトランスファゲート１８および１９がオン
となり、Ｎ型トランジスタ８およびトランスファゲート
１７ならびに２０がオフとなるので出力端子４の出力Ｃ
ｏｕｔは“１″となる。
スタ７およびトランスファゲート１８および１９がオン
となり、Ｎ型トランジスタ８およびトランスファゲート
１７ならびに２０がオフとなるので出力端子４の出力Ｃ
ｏｕｔは“１″となる。
Ｂが“１゛かつＣｉｎが“１”の場合には、Ｎ型トラン
ジスタ８およびトラシスファゲート１７ならびに１９が
オンとなり、Ｐ型トランジスタ７およびトランスファゲ
ート１８ならびに２０がオフとなるので、出力端子４の
出力Ｃｏｕｔは第１の入力端子１の入力がそのまま伝わ
り、すなわちＡが１”の場合に″はＣｏｕ ｔが１″、
Ａが“０“の場合にはＣｏｕｔが′０”となる。
ジスタ８およびトラシスファゲート１７ならびに１９が
オンとなり、Ｐ型トランジスタ７およびトランスファゲ
ート１８ならびに２０がオフとなるので、出力端子４の
出力Ｃｏｕｔは第１の入力端子１の入力がそのまま伝わ
り、すなわちＡが１”の場合に″はＣｏｕ ｔが１″、
Ａが“０“の場合にはＣｏｕｔが′０”となる。
第２図は第１図に示す単位回路を用いて４ビツトの大小
比較回路を構成した図である。
比較回路を構成した図である。
この実施例においては、４ビツトの自然２進数Ａ ＣＡ
３ ＋ Ａ２ ＋ Ａ＋ ｒ Ａｏ ）と自然２進数Ｂ
（Ｂａ 、Ｂ２ 、Ｂ＋ 、Ｂｇ ）との大小を比較し
ている。単位回路２３ａ〜２３ｄは直列に接続され、そ
れぞれの第１の入力端子１および第２の入力端子２に対
応するビットの２進ディジットが入力される。単位回路
２３ａの第３の入力端子には電源電圧２１が接続され、
単位回路２３ｂ、２３Ｃ。
３ ＋ Ａ２ ＋ Ａ＋ ｒ Ａｏ ）と自然２進数Ｂ
（Ｂａ 、Ｂ２ 、Ｂ＋ 、Ｂｇ ）との大小を比較し
ている。単位回路２３ａ〜２３ｄは直列に接続され、そ
れぞれの第１の入力端子１および第２の入力端子２に対
応するビットの２進ディジットが入力される。単位回路
２３ａの第３の入力端子には電源電圧２１が接続され、
単位回路２３ｂ、２３Ｃ。
２３ｄの第３の入力端子３には、１ビツト下位の単位回
路の第１の出力端子４がそれぞれ接続されている。単位
回路２３ｄの出力端子２４から自然２進数ＡおよびＢの
大小結果が出力される。
路の第１の出力端子４がそれぞれ接続されている。単位
回路２３ｄの出力端子２４から自然２進数ＡおよびＢの
大小結果が出力される。
このようにして被減数Ａおよび減数Ｂを入力すると、各
単位回路は第２表の真理値表に従って、第３の入力端子
３をキャリー入力とする減算を行ない、その結果単位回
路２３ｄの出力端子２４の出力によってその大小関係が
判別される。すなわち出力端子２４の値が“１″であれ
ばＡ≧Ｂを意味し、その出力が“０”であれば、Ａ＜Ｂ
の場合を意味する。
単位回路は第２表の真理値表に従って、第３の入力端子
３をキャリー入力とする減算を行ない、その結果単位回
路２３ｄの出力端子２４の出力によってその大小関係が
判別される。すなわち出力端子２４の値が“１″であれ
ばＡ≧Ｂを意味し、その出力が“０”であれば、Ａ＜Ｂ
の場合を意味する。
このようにして、従来のような全加算器を用いることな
く自然２進数の大小が容易に得られることになる。
く自然２進数の大小が容易に得られることになる。
なお、上記実施例では、コンピュータシステムにおける
大小比較回路に適用しているが、その他の単なる演算器
や比較器として用いられる°ことができるのは言うまで
もない。
大小比較回路に適用しているが、その他の単なる演算器
や比較器として用いられる°ことができるのは言うまで
もない。
また、上記実施例では、４ビツトの自然２進数の比較を
行なっているが、１ビツトも含み、他のビット数の自然
２進数の比較にも適用できることは言うまでもない。
行なっているが、１ビツトも含み、他のビット数の自然
２進数の比較にも適用できることは言うまでもない。
さらに、上記実施例では、単位回路の具体的構成を一例
として示しているが、このような機能を有する他の具体
的構成であってもよい。
として示しているが、このような機能を有する他の具体
的構成であってもよい。
［発明の効果］
この発明は以上説明したとおり、従来の全加算器を用い
ることなく自然２進数の大小を比較することかできるの
で、その素子数を少なくすることができ半導体集積回路
装置の集積化に寄与することができる。
ることなく自然２進数の大小を比較することかできるの
で、その素子数を少なくすることができ半導体集積回路
装置の集積化に寄与することができる。
第１図はこの発明の一実施例における大小比較回路に使
用される単位回路の構成を示す回路図、第２図は第１図
に示す単位回路を用いて４ビツトの大小比較回路を構成
した図、第３図は一般のコンピュータシステムの構成を
示すシステム構成図、第４図は第３図で示されたＡＬＵ
の内部構成を示した図、第５図は従来の大小比較回路の
構成を示した図、第６図は従来の大小比較回路に使用さ
れる全加算器の具体的構成を示す図である。 図において、１は第１の入力端子、２は第２の入力端子
、３は第３の入力端子、４は出力端子、２３ａ〜２３ｄ
は単位回路、２１は電源電圧、２４は出力端子である。 なお、各図中同一符号は同一または相当部分を示す。
用される単位回路の構成を示す回路図、第２図は第１図
に示す単位回路を用いて４ビツトの大小比較回路を構成
した図、第３図は一般のコンピュータシステムの構成を
示すシステム構成図、第４図は第３図で示されたＡＬＵ
の内部構成を示した図、第５図は従来の大小比較回路の
構成を示した図、第６図は従来の大小比較回路に使用さ
れる全加算器の具体的構成を示す図である。 図において、１は第１の入力端子、２は第２の入力端子
、３は第３の入力端子、４は出力端子、２３ａ〜２３ｄ
は単位回路、２１は電源電圧、２４は出力端子である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 比較すべき第１および第２の２進ディジットがそれぞれ
入力される第１および第２の入力端子と、キャリー入力
データとしての第３の２進ディジットが入力される第３
の入力端子と、 前記第１の２進ディジットと、前記第２の２進ディジッ
トの反転の２進ディジットと、第３の２進ディジットと
の加算による２進ディジットのキャリー出力データを演
算する演算回路と、 前記キャリー出力データが出力される出力端子とからな
る単位回路を備え、 前記単位回路を比較すべき自然２進数のビット数に等し
い数だけ直列させて、各単位回路を各ビットに対応させ
、１の単位回路の出力端子と他の単位回路の第３の入力
端子とを相互に接続し、最下位のビットに対応する単位
回路の第３の入力端子には、“１”の２進ディジットが
入力され、最上位のビットに対応する単位回路の出力端
子の出力データによって、前記比較すべき自然２進数の
大小を判別する、大小比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20681388A JPH0256024A (ja) | 1988-08-20 | 1988-08-20 | 大小比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20681388A JPH0256024A (ja) | 1988-08-20 | 1988-08-20 | 大小比較回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0256024A true JPH0256024A (ja) | 1990-02-26 |
Family
ID=16529514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20681388A Pending JPH0256024A (ja) | 1988-08-20 | 1988-08-20 | 大小比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0256024A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61255013A (ja) * | 1985-05-08 | 1986-11-12 | 松下電器産業株式会社 | 可変磁器コンデンサ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6142030A (ja) * | 1984-08-04 | 1986-02-28 | Horiba Ltd | 数値比較器 |
| JPS618348B2 (ja) * | 1976-08-13 | 1986-03-13 | Gram Brdr As |
-
1988
- 1988-08-20 JP JP20681388A patent/JPH0256024A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS618348B2 (ja) * | 1976-08-13 | 1986-03-13 | Gram Brdr As | |
| JPS6142030A (ja) * | 1984-08-04 | 1986-02-28 | Horiba Ltd | 数値比較器 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61255013A (ja) * | 1985-05-08 | 1986-11-12 | 松下電器産業株式会社 | 可変磁器コンデンサ |
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