JPH0256650A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPH0256650A JPH0256650A JP63208521A JP20852188A JPH0256650A JP H0256650 A JPH0256650 A JP H0256650A JP 63208521 A JP63208521 A JP 63208521A JP 20852188 A JP20852188 A JP 20852188A JP H0256650 A JPH0256650 A JP H0256650A
- Authority
- JP
- Japan
- Prior art keywords
- context register
- cache memory
- register
- bits
- context
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明は、メモリアクセスを高速化するのに、例えば
論理キャッシュメモリが用いられたメモリ装置の改良に
関する。
論理キャッシュメモリが用いられたメモリ装置の改良に
関する。
〈従来の技術〉
第２図は、主メモリ１を中心とする従来のメモリシステ
ムの概略を示している。
ムの概略を示している。
同図のものは、ＣＰＵ２を制御主体としてその記憶制御
にＭＭ Ｕ （Ｍｅｍｏｒｙ Ｍａｎａｇｅｍｅｎｔ
Ｕｎｉむ）より成るアドレス変換機構３と論理キャッシ
ュメモリ４（以下単に「キャッシュメモリＪという）と
を用いると共に、適所にアドレスレジスタ５．取出デー
タレジスタ６、書込データレジスタ７などを設けたもの
である。
にＭＭ Ｕ （Ｍｅｍｏｒｙ Ｍａｎａｇｅｍｅｎｔ
Ｕｎｉむ）より成るアドレス変換機構３と論理キャッシ
ュメモリ４（以下単に「キャッシュメモリＪという）と
を用いると共に、適所にアドレスレジスタ５．取出デー
タレジスタ６、書込データレジスタ７などを設けたもの
である。
同図の回路において、例えばＣＰｔＪ２につぎに実行す
る機械語命令の論理アドレスがセットされると、これが
アドレス変換機＋ｌ ３にて物理アドレスへ変換されて
、主メモリ１上の実アドレスが求められる。この実アド
レスはアドレスレジスタ５にセットされ、主メモリ１よ
り対応するアドレスの内容が取出データレジスタ６に取
り出される。
る機械語命令の論理アドレスがセットされると、これが
アドレス変換機＋ｌ ３にて物理アドレスへ変換されて
、主メモリ１上の実アドレスが求められる。この実アド
レスはアドレスレジスタ５にセットされ、主メモリ１よ
り対応するアドレスの内容が取出データレジスタ６に取
り出される。
これと並行してキャッシュメモリ４へのアクセスが実行
され、もしキャッシュメモリ４内にデータ（つぎの命令
）が存在する場合には前記主メモリ１へのアクセスはキ
ャンセルされ、キャッシュメモリ４内の命令が取り出さ
れる。取り出された命令はＣＰＵ２にて解読され、命令
の実行に必要な制御信号が送出される。
され、もしキャッシュメモリ４内にデータ（つぎの命令
）が存在する場合には前記主メモリ１へのアクセスはキ
ャンセルされ、キャッシュメモリ４内の命令が取り出さ
れる。取り出された命令はＣＰＵ２にて解読され、命令
の実行に必要な制御信号が送出される。
一方、キャッシュメモリ４内につぎの命令が存在しない
場合は、前記取出データレジスタ６の内容がキャッシュ
メモリ４上に書き込まれるる共に、ＣＰＵ２に取り込ま
れて解読実行されることになる。
場合は、前記取出データレジスタ６の内容がキャッシュ
メモリ４上に書き込まれるる共に、ＣＰＵ２に取り込ま
れて解読実行されることになる。
第３図は、キャッシュメモリ４とその周辺回路の構成を
示している。
示している。
このキャッシュメモリ４は、主メモリ１上のアドレスが
セットされるタグ部４ａと、そのアドレスに格納された
主メモリ１上のデータがセットされるデータ部４ｂと、
このデータの有効・無効をセットするバリッド部４ｃと
を備えている。この従来例の場合、プロセスの切替え毎
にキャッシュメモリ４の内容を無効にする操作（これを
「パージ」という）を不要となしかつハード構成の簡易
化をはかるために、キャッシュメモリ４のエントリの選
択に論理アドレスの下位ビット（図中、Ａ ＩＩ −１
・・・・Ａｏで示す）を用い、タグ部４ａには論理アド
レスの上位ビット（図中、Ａｌｌ−１・・・・Ａ、で示
す）にコンテキストレジスタ８の内容を付加したものを
記憶させている。このコンテキストレジスタ８はプロセ
ス毎に割り当てられた所定値（図中、ｃｎ−＋・・・・
Ｃ０で示す）がセットされ、これによりプロセス毎にＭ
ＭＵの選択がなされることになる。
セットされるタグ部４ａと、そのアドレスに格納された
主メモリ１上のデータがセットされるデータ部４ｂと、
このデータの有効・無効をセットするバリッド部４ｃと
を備えている。この従来例の場合、プロセスの切替え毎
にキャッシュメモリ４の内容を無効にする操作（これを
「パージ」という）を不要となしかつハード構成の簡易
化をはかるために、キャッシュメモリ４のエントリの選
択に論理アドレスの下位ビット（図中、Ａ ＩＩ −１
・・・・Ａｏで示す）を用い、タグ部４ａには論理アド
レスの上位ビット（図中、Ａｌｌ−１・・・・Ａ、で示
す）にコンテキストレジスタ８の内容を付加したものを
記憶させている。このコンテキストレジスタ８はプロセ
ス毎に割り当てられた所定値（図中、ｃｎ−＋・・・・
Ｃ０で示す）がセットされ、これによりプロセス毎にＭ
ＭＵの選択がなされることになる。
かくして論理アドレスが与えられると、コンテキストレ
ジスタ８の内容を含むアドレス情報がタグ部４ａに存在
するか否かがコンパレータ９にて判断される。その結果
、コンパレータ９が一致出力を出し、かつ対応するバリ
ッド部４ｃに有効がセットされているときは０、アンド
回路１０はキャツシュヒツトを示す信号を出力し、対応
するデータ部４ｂよりデータの取出しが行われる。
ジスタ８の内容を含むアドレス情報がタグ部４ａに存在
するか否かがコンパレータ９にて判断される。その結果
、コンパレータ９が一致出力を出し、かつ対応するバリ
ッド部４ｃに有効がセットされているときは０、アンド
回路１０はキャツシュヒツトを示す信号を出力し、対応
するデータ部４ｂよりデータの取出しが行われる。
〈発明が解決しようとする問題点〉
しかしながら上記の構成例において、コンテキストレジ
スタ８はＭＭＵの容量の制限から、ビット数を十分に大
きくとることができないため、もしコンテキストレジス
タ８のビット数を越えるプロセス数が存在する場合には
、コンテキストレジスタ８にセットされる同一の値に対
して、複数のプロセスが割り当てられることになる。と
ころがキャッシュメモリ４においては、コ・ンテキスト
レジスタ８の内容が同じものについては区別ができない
ため、コンテキストレジスタ８のビット数を越えるプロ
セスが発生した時点でキャッシュメモリ４の内容を一旦
すべて無効にする必要があり、パージの回数が増すばか
りでなく、キャッシュメモリ４のキャツシュヒツト率が
低下するなどの問題がある。
スタ８はＭＭＵの容量の制限から、ビット数を十分に大
きくとることができないため、もしコンテキストレジス
タ８のビット数を越えるプロセス数が存在する場合には
、コンテキストレジスタ８にセットされる同一の値に対
して、複数のプロセスが割り当てられることになる。と
ころがキャッシュメモリ４においては、コ・ンテキスト
レジスタ８の内容が同じものについては区別ができない
ため、コンテキストレジスタ８のビット数を越えるプロ
セスが発生した時点でキャッシュメモリ４の内容を一旦
すべて無効にする必要があり、パージの回数が増すばか
りでなく、キャッシュメモリ４のキャツシュヒツト率が
低下するなどの問題がある。
この発明は、上記問題に着目してなされたもので、簡単
な構成を付加してプロセス数の増加に対応させることに
より、パージの回数を減少させてキャツシュヒツト率の
低下を防止した新規なメモリ装置を提供することを目的
とする。
な構成を付加してプロセス数の増加に対応させることに
より、パージの回数を減少させてキャツシュヒツト率の
低下を防止した新規なメモリ装置を提供することを目的
とする。
〈問題点を解決するための手段〉
上記目的を達成するため、この発明では、コンテキスト
レジスタと、このコンテキストレジスタの内容を含むア
ドレス情報をデータと対応させて格納するためのキャッ
シュメモリとを備えたものにおいて、前記コンテキスト
レジスタとは別個に、第２のコンテキストレジスタをキ
ャシュメモリ専用に設けることにした。
レジスタと、このコンテキストレジスタの内容を含むア
ドレス情報をデータと対応させて格納するためのキャッ
シュメモリとを備えたものにおいて、前記コンテキスト
レジスタとは別個に、第２のコンテキストレジスタをキ
ャシュメモリ専用に設けることにした。
〈作用〉
従前のコンテキストレジスタのビット数より第２のコン
テキストレジスタのビット数を大きくとることにより、
プロセス数の増加に対応させることができ、パージの頻
度が少なくなり、キャツシュヒツト率の低下を防止し得
る。
テキストレジスタのビット数を大きくとることにより、
プロセス数の増加に対応させることができ、パージの頻
度が少なくなり、キャツシュヒツト率の低下を防止し得
る。
〈実施例〉
第１図は、この発明の一実施例にかかるメモリ装置１１
の構成を示している。
の構成を示している。
図示例のメモリ装置１１は、キャッシュメモリ４と第２
のコンテキストレジスタ１２とをその構成として含むも
ので、このメモリ装置１１にＭＭＵ選択用の通常のコン
テキストレジスタ８（以下、「第１のコンテキストレジ
スタ」という）、コンパレータ９．アンド回路１０など
が周辺回路として電気接続されている。
のコンテキストレジスタ１２とをその構成として含むも
ので、このメモリ装置１１にＭＭＵ選択用の通常のコン
テキストレジスタ８（以下、「第１のコンテキストレジ
スタ」という）、コンパレータ９．アンド回路１０など
が周辺回路として電気接続されている。
キャッシュメモリ４は、タグ部４ａ、データ部４ｂ、バ
リッド部４Ｃを具備しており、キャッシュメモリ４のエ
ントリの選択に論理アドレスの下位ビット（図中、Ａ、
−１・・・・Ａｏで示す）を用い、タグ部４ａには論理
アドレスの上位ビット（図中、Ａ、−４・・・・Ａ、で
示す）に第２のコンテキストレジスタ１２の内容（図中
、ｃ ｎｒ−＋・・・・Ｃ０で示す）を付加したものを
記憶させている。
リッド部４Ｃを具備しており、キャッシュメモリ４のエ
ントリの選択に論理アドレスの下位ビット（図中、Ａ、
−１・・・・Ａｏで示す）を用い、タグ部４ａには論理
アドレスの上位ビット（図中、Ａ、−４・・・・Ａ、で
示す）に第２のコンテキストレジスタ１２の内容（図中
、ｃ ｎｒ−＋・・・・Ｃ０で示す）を付加したものを
記憶させている。
この第２のコンテキストレジスタ１２は、キャッシュメ
モリ４のタグ部４ａへ格納すべきアドレス情報を生成す
ることのために、第１のコンテキストレジスタ８とは別
にそれ専用に設けられたもので、第１のコンテキストレ
ジスタ８のビット数ｎよりこの第２のコンテキストレジ
スタ１２のビット数ｎ′を大きくとることにより、プロ
セス数の増加に対応させている。
モリ４のタグ部４ａへ格納すべきアドレス情報を生成す
ることのために、第１のコンテキストレジスタ８とは別
にそれ専用に設けられたもので、第１のコンテキストレ
ジスタ８のビット数ｎよりこの第２のコンテキストレジ
スタ１２のビット数ｎ′を大きくとることにより、プロ
セス数の増加に対応させている。
上記構成において、いま論理アドレスが与えられると、
キャッシュメモリ４へのアクセスが実行され、第２のコ
ンテキストレジスタ１２の内容を含むアドレス情報がタ
グ部４ａに存在するか否かがコンパレータ９で判断され
る。
キャッシュメモリ４へのアクセスが実行され、第２のコ
ンテキストレジスタ１２の内容を含むアドレス情報がタ
グ部４ａに存在するか否かがコンパレータ９で判断され
る。
もしキャッシュメモリ４内に一致するアドレス情報が存
在する場合にはコンパレータ９は一致出力を出し、かつ
対応するバリッド部４ｃに有効がセットされているとき
は、アンド回路１０はキャツシュヒツトを示す信号を出
力し、これにより対応するデータ部４ｂよりデータの取
出しが行われることなる。
在する場合にはコンパレータ９は一致出力を出し、かつ
対応するバリッド部４ｃに有効がセットされているとき
は、アンド回路１０はキャツシュヒツトを示す信号を出
力し、これにより対応するデータ部４ｂよりデータの取
出しが行われることなる。
この場合に第２のコンテキストレジスタ１２のビット数
ｎ′は第１のコンテキストレジスタ８のビット数ｎより
大きくとっであるから、第１のコンテキストレジスタ８
のビット数ｎを越えるプロセス数の増加にも対応させる
ことができる。
ｎ′は第１のコンテキストレジスタ８のビット数ｎより
大きくとっであるから、第１のコンテキストレジスタ８
のビット数ｎを越えるプロセス数の増加にも対応させる
ことができる。
〈発明の効果〉
この発明は上記の如く、内容を含む通常のコンテキスト
レジスタとは別個に、第２のコンテキストレジスタをキ
ャッシュメモリ専用に設けることにしたから、通常のコ
ンテキストレジスタのビット数より第２のコンテキスト
レジスタのビット数を大きくとることにより、プロセス
数の増加に対応させることができ、パージの頻度が少な
くなり、キャツシュヒツト率の低下を防止し得るなど、
発明目的を達成した顕著な効果を奏する。
レジスタとは別個に、第２のコンテキストレジスタをキ
ャッシュメモリ専用に設けることにしたから、通常のコ
ンテキストレジスタのビット数より第２のコンテキスト
レジスタのビット数を大きくとることにより、プロセス
数の増加に対応させることができ、パージの頻度が少な
くなり、キャツシュヒツト率の低下を防止し得るなど、
発明目的を達成した顕著な効果を奏する。
第１図はこの発明の一実施例にかかるメモリ装置の構成
を示す説明図、第２図はメモリシステムの概略構成を示
すブロック図、第３図は従来のメモリ装置の構成を示す
説明図である。 ４・・・・キャッシュメモリ ８・・・・第１のコンテキストレジスタ１１・・・・メ
モリ装置
を示す説明図、第２図はメモリシステムの概略構成を示
すブロック図、第３図は従来のメモリ装置の構成を示す
説明図である。 ４・・・・キャッシュメモリ ８・・・・第１のコンテキストレジスタ１１・・・・メ
モリ装置
Claims (1)
- 【特許請求の範囲】 コンテキストレジスタと、このコンテキストレジスタの
内容を含むアドレス情報をデータと対応させて格納する
ためのキャッシュメモリとを備えたものにおいて、 前記コンテキストレジスタとは別個に、第２のコンテキ
ストレジスタをキャッシュメモリ専用に設けて成るメモ
リ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63208521A JPH0256650A (ja) | 1988-08-23 | 1988-08-23 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63208521A JPH0256650A (ja) | 1988-08-23 | 1988-08-23 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0256650A true JPH0256650A (ja) | 1990-02-26 |
Family
ID=16557554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63208521A Pending JPH0256650A (ja) | 1988-08-23 | 1988-08-23 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0256650A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7439665B2 (en) | 2001-07-12 | 2008-10-21 | Mitsuboshi Diamond Industrial Co., Ltd. | Flat display panel and method of dividing the flat display panel |
-
1988
- 1988-08-23 JP JP63208521A patent/JPH0256650A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7439665B2 (en) | 2001-07-12 | 2008-10-21 | Mitsuboshi Diamond Industrial Co., Ltd. | Flat display panel and method of dividing the flat display panel |
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