JPH0256971A - 縦型２重拡散ｍｏｓｆｅｔ - Google Patents
縦型２重拡散ｍｏｓｆｅｔInfo
- Publication number
- JPH0256971A JPH0256971A JP63208860A JP20886088A JPH0256971A JP H0256971 A JPH0256971 A JP H0256971A JP 63208860 A JP63208860 A JP 63208860A JP 20886088 A JP20886088 A JP 20886088A JP H0256971 A JPH0256971 A JP H0256971A
- Authority
- JP
- Japan
- Prior art keywords
- cells
- gate
- sections
- shape
- cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はチップ表面のセル内に２重拡散によりウェルと
ソースが形成され、チップ裏面にドレインが形成されて
おり、ウェル表面にチャネルが形成される縦型２重拡散
ＭＯ３ＦＥＴ （ＶＤＭＯＳＦＥＴ）に関するものであ
る。
ソースが形成され、チップ裏面にドレインが形成されて
おり、ウェル表面にチャネルが形成される縦型２重拡散
ＭＯ３ＦＥＴ （ＶＤＭＯＳＦＥＴ）に関するものであ
る。
縦型２重拡散ＭＯＳＦＥＴは、個別素子として、又は他
のＭＯＳＦＥＴなどとともにＩＣ化されて用いられ１例
えばパワーＭＯＳＦＥＴとして利用される。
のＭＯＳＦＥＴなどとともにＩＣ化されて用いられ１例
えばパワーＭＯＳＦＥＴとして利用される。
（従来の技術）
縦型２重拡＠ＭＯＳＦＥＴではチップに多数のセルが配
置される。セルの平面形状としては、四角形、円形、八
角形などがある。角度をもつセルでは角の部分が辺の部
分に比べてドレイン電流の流れが不均一になり、電界も
高くなる。また、面積効率の点でもやや不利である。ド
レイン電流の均一性や面積効率の点では円形のセルが最
も有利であるが、円形のセルではセル間のゲート酸化膜
領域が広くなり、ゲート容量が大きくなって駆動の際の
充放電時間が長くなる欠点がある。
置される。セルの平面形状としては、四角形、円形、八
角形などがある。角度をもつセルでは角の部分が辺の部
分に比べてドレイン電流の流れが不均一になり、電界も
高くなる。また、面積効率の点でもやや不利である。ド
レイン電流の均一性や面積効率の点では円形のセルが最
も有利であるが、円形のセルではセル間のゲート酸化膜
領域が広くなり、ゲート容量が大きくなって駆動の際の
充放電時間が長くなる欠点がある。
（発明が解決しようとする課題）
本発明は縦型２重拡散ＭＯＳＦＥＴにおいて、ドレイン
電流を均一に流し、かつ、ゲート容量を減らして駆動の
際の充放電時間を短縮することのできるセル形状及びそ
の配置を提供することを目的とするものである。
電流を均一に流し、かつ、ゲート容量を減らして駆動の
際の充放電時間を短縮することのできるセル形状及びそ
の配置を提供することを目的とするものである。
（課題を解決するための手段）
本発明の縦型２重拡散ＭＯＳＦＥＴでは、セルの平面形
状が八角形であり、セル間のゲート部分が格子状につな
がるよう、にセルが配置され、かつ、ゲート部分の格子
点部分にはフィールド酸化膜が形成されている。
状が八角形であり、セル間のゲート部分が格子状につな
がるよう、にセルが配置され、かつ、ゲート部分の格子
点部分にはフィールド酸化膜が形成されている。
（作用）
八角形は四角形や八角形に比べて角度が大きく、従って
、角の部分でもドレイン電流が均一に流れる。
、角の部分でもドレイン電流が均一に流れる。
ゲート部分の格子点部分はセルから離れた位置にあるた
め、ドレイン電流には大きく影響しない。
め、ドレイン電流には大きく影響しない。
ゲート部分の格子点部分に設けられたフィールド酸化膜
はゲート容量を小さくするのに寄与する。
はゲート容量を小さくするのに寄与する。
（実施例）
第１図は一実施例の部分平面図、第２図は第１図のＡ−
Ａ ’線位置での断面図、第３図は第１図のＢ−Ｂ’線
位置での断面図である。
Ａ ’線位置での断面図、第３図は第１図のＢ−Ｂ’線
位置での断面図である。
２はＮ１型単結晶シリコン基板であり、その表面にＮ−
型シリコンエピタキシャル暦４が形成されている。セル
５の部分では、第３図に示されるように、エピタキシャ
ル層４の表面に拡散によってＰ型ウェル６、Ｎ４型ソー
ス８及びＰ０領域１０が形成されている。エピタキシャ
ル層４の表面上にはゲート酸化膜１２を介して多結晶シ
リコン層１４が形成されている。基板２はドレインとな
る。
型シリコンエピタキシャル暦４が形成されている。セル
５の部分では、第３図に示されるように、エピタキシャ
ル層４の表面に拡散によってＰ型ウェル６、Ｎ４型ソー
ス８及びＰ０領域１０が形成されている。エピタキシャ
ル層４の表面上にはゲート酸化膜１２を介して多結晶シ
リコン層１４が形成されている。基板２はドレインとな
る。
１６はＰＳＧ膜であり、ＰＳＧ膜１６に設けられたコン
タクトホールを介してソース８に接続されるアルミニウ
ム配線１８が形成されている。ＰＳＧ膜１６はゲートで
ある多結晶シリコンＮ１４とソース８の間の眉間絶縁膜
となる。
タクトホールを介してソース８に接続されるアルミニウ
ム配線１８が形成されている。ＰＳＧ膜１６はゲートで
ある多結晶シリコンＮ１４とソース８の間の眉間絶縁膜
となる。
セル５は第１図に示されるようにその平面形状は八角形
である。セル５とセル５の間の部分１４はゲート部分で
あり、セル５はゲート部分１４が格子状につながるよう
に配置されている。ゲート部分１４の格子点部分、すな
わち４個のセル５から等間隔にある部分は面積が大きい
ので、その部分全てにゲート酸化膜が存在するとゲート
容量が大きくなる。そのため、ゲート部分１４の格子点
部分には厚さが１００００〜１５０００人程度のフィー
ルド酸化膜２０が形成されている。フィールド酸化膜２
０の平面形状は四角形である。セル５の八角形は正八角
形でもよいが、実施例のセル５はフィールド酸化膜２０
と対向する辺が他の辺より短かくなった八角形である。
である。セル５とセル５の間の部分１４はゲート部分で
あり、セル５はゲート部分１４が格子状につながるよう
に配置されている。ゲート部分１４の格子点部分、すな
わち４個のセル５から等間隔にある部分は面積が大きい
ので、その部分全てにゲート酸化膜が存在するとゲート
容量が大きくなる。そのため、ゲート部分１４の格子点
部分には厚さが１００００〜１５０００人程度のフィー
ルド酸化膜２０が形成されている。フィールド酸化膜２
０の平面形状は四角形である。セル５の八角形は正八角
形でもよいが、実施例のセル５はフィールド酸化膜２０
と対向する辺が他の辺より短かくなった八角形である。
本実施例は従来の円形や四角形などの形状のセルと同じ
プロセスで製造することができる。例えば、エピタキシ
ャル層４上にゲート酸化膜１２を形成し、その上に多結
晶シリコンＮ１４を堆積し、写真製版とエツチングによ
って多結晶シリコン層１４にパターン化を施す。その後
、多結晶シリコン層１４をマスクとして自己整合技術に
よりウェル６とソース８を二重拡散により形成する。ウ
ェル６とソース８の拡散幅の差によってウェル６の表面
にチャネル領域を形成する。
プロセスで製造することができる。例えば、エピタキシ
ャル層４上にゲート酸化膜１２を形成し、その上に多結
晶シリコンＮ１４を堆積し、写真製版とエツチングによ
って多結晶シリコン層１４にパターン化を施す。その後
、多結晶シリコン層１４をマスクとして自己整合技術に
よりウェル６とソース８を二重拡散により形成する。ウ
ェル６とソース８の拡散幅の差によってウェル６の表面
にチャネル領域を形成する。
本実施例において、ゲートである多結晶シリコン層１４
にゲート電圧を印加すると、ウェル６の表面のチャネル
領域にエンハンスメントモードのＮチャネルが形成され
、ドリフト領域であるエピタキシャルｒｆ５４の表面に
デプリーションモードのＮチャネルがそれぞれ形成され
て、矢印のように電子電流がドレインである基板２へ流
れる。
にゲート電圧を印加すると、ウェル６の表面のチャネル
領域にエンハンスメントモードのＮチャネルが形成され
、ドリフト領域であるエピタキシャルｒｆ５４の表面に
デプリーションモードのＮチャネルがそれぞれ形成され
て、矢印のように電子電流がドレインである基板２へ流
れる。
次に、セル形状が正八角形、第４図に示される正方形、
第５図に示される円形、第６図に示される正八角形につ
いて最大面積効率を算出する。
第５図に示される円形、第６図に示される正八角形につ
いて最大面積効率を算出する。
まず、セルのウェルの周辺長Ｚ、単位セル面積Ａｃｅｌ
ｌを算出すると第１表のようになり、さらにチャネル面
積Ａｃｈと単位セル面積Ａｃｅｌｌの比を算出すると第
２表のようになる。
ｌを算出すると第１表のようになり、さらにチャネル面
積Ａｃｈと単位セル面積Ａｃｅｌｌの比を算出すると第
２表のようになる。
第１表
第２表
ここで、Ｑｃはウェル間隔、Ｑｓはウェルの中心から周
辺までの長さである。また、ｘ＝Ｑｓ／Ｑｃである。
辺までの長さである。また、ｘ＝Ｑｓ／Ｑｃである。
Ａｃｈ／ ＡｃｅｌｌはＸの関数である。そこで、Ａｃ
ｈ／Ａｃｅｌｌの最大値Ａｃｈ／ Ａｃｅｌｌ（ｗａｘ
）と、その時のＸ値ｘ （ｗａｘ）を第３表に示す。
ｈ／Ａｃｅｌｌの最大値Ａｃｈ／ Ａｃｅｌｌ（ｗａｘ
）と、その時のＸ値ｘ （ｗａｘ）を第３表に示す。
第３表
ｘ＝Ｑｓ／Ｑｅのうち、Ｑｃはオン抵抗の一部であるＲ
ｊｆｅｔ （ウェル６とドリフト層４により形成される
ＪＦＥＴ部分の抵抗）を決定する長さであり、比較のた
めにこれを一定とすると、最もｘ （＋＋ａｘ）の小さ
い形状のセルが全セルを配置したときの総面積で有利と
なる。この結果によれば、セル形状が円形と八角形のも
のが有利であることがわかる。円形の場合は、不要なゲ
ート酸化膜領域が多くなってゲート容量が大きくなる欠
点をもっており、本実施例では第１図に示されるように
四角形のフィールド酸化膜２０を設けることにより、こ
の不要なゲート酸化膜領域を除くことができる。
ｊｆｅｔ （ウェル６とドリフト層４により形成される
ＪＦＥＴ部分の抵抗）を決定する長さであり、比較のた
めにこれを一定とすると、最もｘ （＋＋ａｘ）の小さ
い形状のセルが全セルを配置したときの総面積で有利と
なる。この結果によれば、セル形状が円形と八角形のも
のが有利であることがわかる。円形の場合は、不要なゲ
ート酸化膜領域が多くなってゲート容量が大きくなる欠
点をもっており、本実施例では第１図に示されるように
四角形のフィールド酸化膜２０を設けることにより、こ
の不要なゲート酸化膜領域を除くことができる。
実施例はＮチャネル型に適用した例であるが、Ｐチャネ
ル型に適用することもできる。
ル型に適用することもできる。
（発明の効果）
本発明の縦型２重拡散ＭＯＳＦＥＴでは、セルの平面形
状が八角形であり、セル間のゲート部分が格子状につな
がるようにセルが配置されているので、従来の四角形や
八角形の平面形状のセルをもつものに比べて、面積効率
がよくなる。
状が八角形であり、セル間のゲート部分が格子状につな
がるようにセルが配置されているので、従来の四角形や
八角形の平面形状のセルをもつものに比べて、面積効率
がよくなる。
また、不要なゲート酸化膜領域にフィールド酸化膜を設
けることによって、ゲート駆動効率を上げることができ
る。このフィールド酸化膜は円形のセルの場合にも設け
ることができるが、その場合はフィールド酸化膜の形状
が複雑となる。それに対し、本発明のようにセル形状が
八角形であれ４、このフィールド酸化膜形状を四角形と
することができ、設計が容易である。
けることによって、ゲート駆動効率を上げることができ
る。このフィールド酸化膜は円形のセルの場合にも設け
ることができるが、その場合はフィールド酸化膜の形状
が複雑となる。それに対し、本発明のようにセル形状が
八角形であれ４、このフィールド酸化膜形状を四角形と
することができ、設計が容易である。
第１図は一実施例を示す部分平面図、第２図は第１図の
Ａ−Ａ ’線位置での断面図、第３図は第１図のＢ−Ｂ
’線位置での断面図である。第４図、第５図及び第６図
はそれぞれ従来のセル形状を示す平面図である。 ２・・・・・・シリコン基板、４・・・・・・シリコン
エピタキシャル層、５・・・・・・セル、６・・・・・
・Ｐ型ウェル、８・・・・・・Ｎ＋型ソース、１２・・
・・・・ゲート酸化膜、１４・・・・・・多結晶シリコ
ン層、２０・・・・・・フィールド酸化膜。
Ａ−Ａ ’線位置での断面図、第３図は第１図のＢ−Ｂ
’線位置での断面図である。第４図、第５図及び第６図
はそれぞれ従来のセル形状を示す平面図である。 ２・・・・・・シリコン基板、４・・・・・・シリコン
エピタキシャル層、５・・・・・・セル、６・・・・・
・Ｐ型ウェル、８・・・・・・Ｎ＋型ソース、１２・・
・・・・ゲート酸化膜、１４・・・・・・多結晶シリコ
ン層、２０・・・・・・フィールド酸化膜。
Claims (1)
- （１）チップ表面のセル内に２重拡散によりウェルとソ
ースが形成されており、チップ裏面にドレインが形成さ
れており、前記ウェル表面にチャネルが形成される縦型
２重拡散ＭＯＳＦＥＴにおいて、前記セルの平面形状が
八角形であり、セル間のゲート部分が格子状につながる
ようにセルが配置され、かつ、前記ゲート部分の格子点
部分にはフィールド酸化膜が形成されていることを特徴
とする縦型２重拡散ＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63208860A JPH0256971A (ja) | 1988-08-22 | 1988-08-22 | 縦型２重拡散ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63208860A JPH0256971A (ja) | 1988-08-22 | 1988-08-22 | 縦型２重拡散ｍｏｓｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0256971A true JPH0256971A (ja) | 1990-02-26 |
Family
ID=16563318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63208860A Pending JPH0256971A (ja) | 1988-08-22 | 1988-08-22 | 縦型２重拡散ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0256971A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03128935U (ja) * | 1990-04-05 | 1991-12-25 | ||
| JPH07193241A (ja) * | 1990-12-21 | 1995-07-28 | Siliconix Inc | シリコン集積回路の製造に於ける欠陥形成の制御方法、酸化膜の品質及び欠陥形成の制御方法、二重拡散集積回路デバイスセルと、集積回路ｍｏｓｆｅｔセルの形成方法 |
| JPH08197134A (ja) * | 1995-01-24 | 1996-08-06 | Yodogawa Steel Works Ltd | 表面処理金属ストリップ用の巻取装置とその巻取方法 |
| US5760454A (en) * | 1995-04-11 | 1998-06-02 | Oki Electric Industry Co., Ltd. | Pattern form of an active region of a MOS type semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59149057A (ja) * | 1983-02-15 | 1984-08-25 | Nissan Motor Co Ltd | 縦型ｍｏｓトランジスタ |
| JPS59151466A (ja) * | 1983-02-17 | 1984-08-29 | Nissan Motor Co Ltd | 縦型ｍｏｓｆｅｔ |
-
1988
- 1988-08-22 JP JP63208860A patent/JPH0256971A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59149057A (ja) * | 1983-02-15 | 1984-08-25 | Nissan Motor Co Ltd | 縦型ｍｏｓトランジスタ |
| JPS59151466A (ja) * | 1983-02-17 | 1984-08-29 | Nissan Motor Co Ltd | 縦型ｍｏｓｆｅｔ |
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| JPH03128935U (ja) * | 1990-04-05 | 1991-12-25 | ||
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| JPH08197134A (ja) * | 1995-01-24 | 1996-08-06 | Yodogawa Steel Works Ltd | 表面処理金属ストリップ用の巻取装置とその巻取方法 |
| US5760454A (en) * | 1995-04-11 | 1998-06-02 | Oki Electric Industry Co., Ltd. | Pattern form of an active region of a MOS type semiconductor device |
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