JPH0257988A - 試験パターン発生器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は回路試験に用いられる試験パターン発生器に関
するものでアシ、更に詳しくいえば、変更したｎビット
リニヤ帰還シフトレジスタ訟藷箕輿（ＬＦＳＲ）回路設
計に関するものである。

〔従来の技術〕

従来、大規模集積回路の欠陥を調べるなめに試験を行う
必要があった。製造された全部品の一部だけが「良品」
である（すなわち、仕様に合致する）ため、欠陥のある
部品と「良い」部品を分離せねばならない。試験は、刺
激（入力試験パターン）１ｆｔ：試験中の装置へ加え、
その試験中の装置の出力を予測される「良い」結果と比
較することにより試験は分離を行う。

従来は、手動または限られた範囲だけコンデンサにより
支援されて試験パターン発生が行われてい念。試験され
る回路の設計がしだいに複雑になるにつれて、手動によ
り試験パターンを発生するために要する時間が大幅に長
くなる。順次回路の場合は、必要な時間はゲート数の３
乗に比例する割合で増大する。実際には、手動試験パタ
ーン発生に要する費用はその割合では増大しない。欠陥
を完全に発見する試験結果を得るために要する時間と費
用をかける代シに、適切でなく、性能の低い試験装置を
用いる結果となる近道を設計者はしばしばとる。

〔発明が解決すべき課題〕

現在は、試験に要する費用は自動試験装置（ＡＴＥ）に
必要な経費に大きく依存する。更に、試験回路の部品の
入力ピンと出力ビンの数が増し、部品の動作周波数が高
くなるにつれて、ＡＴＥは複雑になシ、かつＡＴＥは高
価になる。更に、部品が複雑になると試験パターンの数
が増大する。試験パターンの数が増すと試験時間が長く
なシ、そうするとＡＴＥの容量を大きくしなければなら
なく々る。現在は、集積回路試験装置１台ａｂの価格は
２００万ドルをこえることもある。回路試験装置の減価
消却費と、試験装置の維持費と、試験技術を維持するた
めの費用を含めると、試験時間当シの単価はかなシなも
のとなシうる。

このような高価な集積回路試験装置とは異って安価な試
験装置も存在する。設計者はある数の簡単な設計技術を
自分の回路設計に組込むことができ、そのために試験パ
ターンの発生および供給に要する経費が低減し、しかも
試験の質を実際に向上できる。また、外部試験装置に対
して典型的に求められるいくりかの性能を被試験回路に
組込むことが可能である。それらの組込まれる自己試験
（ＢＩＳＴ）技術は自動試験装置に対する要求を非常に
簡単にでき、その結果として費用を大幅に低減できる。

試験費用低減の面からは試験可能性改良技術および組込
み自己試験技術は魅力的であるが、評価しなければなら
ないある大きな費用が伴う。はとんどの試験用設計技術
はチップ面積と、電力と、Ｉ１０ビンとを使用し、正常
な動作中の回路の動作速度に影響を及ぼす。

組込み自己試験を用いる設計は、実際の回路設計の範囲
内での回路の応答を評価し、入力刺激を発生させる。ワ
ンチップ回路全最少にするために自己試験動作の外部か
らの順序づけがしばしば用いられる。入力刺激を供給し
、回路の応答を評価する念めに各種の方法がある。最も
広く用いられている自己試験技術にはＲＯＭ／ＲＡＭの
並列組込み自己試験と、擬似ランダム自己試験がある。

従来の回路設計にカウンタを付加すると、はとんどの組
込み自己試験技術に試験パターンを発生させることが可
能になる。しかし、カウンタを構成するためには比較的
多数のゲートを必要とし、しかもカウンタはパターンを
擬似ランダム的に発生しない。したがって組込み自己試
験技術の多くは直線帰還シフトレジスタ（ＬＦＳＲ）を
用いる。

ＬＰＳＲはカウンタが供給するのと同じ試験パターンを
供給するが、同じビット数のカウンタを構成するために
必要なゲートニジも少い数のゲートを用いて構成できる
。その結果、チップに対する影響が最小となる。また、
試験パターン発生と試験結果の圧縮のためにＬＰ０１を
変更したものを使用できる。

ｎビット直線帰還シフトレジスタの出力は「０」と「１
」のパターンであって、ｎビット長である。

この場合には、ビットというのはメモリ素子のための短
縮し喪ものであって、「１」ま九は「０」のような１つ
の２進数を表すことができ、ｎはレジスタの長さ（すな
わちビット数）′ｔ−変えることができることを表す。

したがって、ｎピッ）［線帰還シフトレジスタに対する
可能なパターンすなわち状態の数は２　である。直線帰
還シフト１／ジスタをそれらの状態の１つからスタート
するものとすると、ある順序でそれらの状態を進む。最
終的には周期的外状態となる結果になることを示すこと
ができる。帰還関数Ｆ（Ｘ、　、Ｘ、　、・・・Ｘｎ）
をＦ（Ｘｌ、Ｘ、・・・ｘｎ）−ｃｌｘｌ（ｇ、ｘ、■
−・−（＄、ｘｎという形で表すことができる。各定数
Ｃに対して、Ｃが「０」またはｒｌＪであるとし、記号
■が排他的オア（ＸＯＲ）機能ま九は付加モジュール２
機能を示すものとすると（ここに、結果は、奇数和に対
しては「１」、偶数和に対しては「０」である）、シフ
ト１ノジスタは直線であると呼ばれる。直線帰還の特徴
は、帰還回路網に用いられるいずれかの信号の値が帰還
値の決定に際して等しい重みを有することである。した
がって、結果としての試験順序の性質は擬似ランダムで
ある。直線帰還回路網を適切に選択することにょシ、ｎ
ピッ）　ＬＦＳＲの状態順序を２　　個の異なる状態の
長さまで最大にできる。最大の長さのＬＦＳＲでも、Ｌ
Ｐ’ＳＲの１つの状態はその順序中には含まれない。こ
の失われた状態は「くうつい念状態」としばしば呼ばれ
る。その理由は、ＬＰＳＲがこの状態に対して初期化さ
れたとすると、ＬＦＳＲはその状態にくっついたま＼保
たれ、他の状態へ移ることが々いからである。ＬＦＳＲ
が２　種類の状態（入力試験パターン）の全体の順序を
発生できないことは、ある試験状況の下においては望ま
しくない事柄である。

入力試験パターンの全体のセラトラ発生するという問題
を解く現在の設計が存在する。しかし、それらの設計は
、ビットスライスの間にＸ）Ｒゲートを付加することに
よりレジスタを改造することを必要とする。この解決技
術は複線で非標準的であり、高価なレジスタを構成する
必要がある。そして、セルライブラリィに標準レジスタ
設計が存在する時にはそれは望ましくない。

〔課題を解決するための手段〕

本発明は、チップまたは回路を試験するための不完全な
入力試験パターンセット（たとえば、２１個の試験パタ
ーン）を発生する、という問題を解決するものである。

本発明により、完全な入力試験パターンセット（すなわ
ち２　個の試験パターン）が発生され、これは、集積回
路設計に対して行う必要がある修正を最少限にするよう
にし、且つ集積回路設計に付加せねばならないゲートの
数を最も少なくするやシ方で行われる。

本発明においては、修正回路が、標準レジスタ自体を変
更するのではなくて、標準レジスタへ接続されている帰
還回路網へ修正回路が付加される。

したがって、試験パターン発生器に対して行われる変更
はレジスタの基本設計には影響を及ばずことはない。本
発明を用いる最大の長さの試験パターン発生器は、ｎビ
ットレジスタのようなｎ個のメモリと、帰還回路網と、
修正回路とを含んで２ｎ個の試験パターンを発生できる
ようにする。

本発明により、２　個の試験パターンを発生するために
徹底的な試験パターン発生器が得られる。

更に詳しくいえば、一連の（２１）個の試験パターンを
発生するためにシフトレジスタ手段が用いられる。試験
パターン発生器は、２　番目の試験パターンを発生し、
その２　番目の試験パターンをその一連の試験パターン
中に挿入するために、シフトレジスタ手段の外部の手段
も有する。試験パターン発生器は２　個の試験パターン
のうちの少くとも１個を供給する出力手段も有する。

〔実施例〕

以下、図面を参照して本発明の詳細な説明する。

第１図には、論理的に直列結合されたレジスタ２０と帰
還回路網１６とを有する従来の直線帰還シフトレジスタ
（ＬＰＳＲ）が示されている。この回路により発生でき
る独特な試験パターンの最大数は（２１）個である。こ
こに、ｎは、レジスタ２０を構成するために相互に論理
的に直列結合される１ビツトメモリ装置（すなわち、７
リツプフロツプまたはラッチのような二安定マルチバイ
ブレータ）の数である。

第２図には２　個の独特の試験パターンを発生できる従
来の装置が示されている。修正され九最大長列発生器（
修正されたＭＬＳＧ）として知られている回路がプロシ
ーデインダス−１９８６インターナショナル・テスト・
、コンファランス、・ペーパー（Ｐｒｏｃｅｅｄｉｎｇ
ｓ　−１９８６Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｔｅ５ｔ
Ｃｏｎｆｅｒｅｎｃｅ、　Ｐａｐｅｒ　１．３　）所載
のｚルーティー―ワング（Ｌ、Ｔ、Ｗａｎｇ）他による
［ア・ハイブリッド・デザイン・オア・マキシマム−レ
ングス・シーケンス・ゼネレータ（Ａ　Ｈｙｂｒｉｄ　
Ｄｅ＃ＩＩｇｎ　ｏｆ　Ｍａｘｉｍｕｍ−Ｌｅｎｇｔｈ
　５ｅｑｕｅｎｃｅ　Ｇｅｎｅｒａｔｏｒ）Ｊという論
文において提案されている。論理的に直列結合されるレ
ジスタ４０は修正されたレジスタであって、排他的オア
（ＸＯＲ）ゲート３３がレジスタ中に挿入されて帰還信
号を供給する。ＸＤＲゲート３３はＸＯＲゲートととも
に帰還回路網を構成する。その帰還回路網は、レジスタ
４０へ論理的に結合され走時に、（２１）個の独特な試
験パターンの試験パタ−ン列を供給する。修正回路３０
はレジスタ４０と帰還回路網へ論理的に結合されて、２
　番目の試験パターンを試験パターン列中に挿入する。

しかし、この回路設計は、メモリ装置３２，３４゜３５
．３７．３９の列中にＸＯＲゲート３３が挿入され九非
常に特殊化されたレジスタ４０を用いることが欠点であ
る。特殊な回路設計を使用すると費用が増大し、回路の
設計時間が永くなシ、かつ周辺回路の設計の融通性が低
下する。

本発明は、メモリ装ａｔ＜たとえばレジスタ）の外部に
全ての修゛正回路を置くことによりそれらの欠点を解消
するものでおる。こうすることによりメモリ装置の設計
を帰還回路網および修正回路の設計とは独立にできる。

し念がって、標準メモリ装置を採用でき、より高性能の
メモリ装置が開発されると、それらのメモリ装置を、設
計を大きく変更することなしに、本発明の技術的思想を
利用して全体の回路設計中に挿入できる。更に、本発明
は実現のためにより少数のゲートを必要とする。

それによりチツプ面積と電力消費量が減少する。

以下に説明する特定の実施例を、−船釣に用いられてい
る正論理記述を用いて説明することに注目されたい。し
かし、本発明の範囲は、負論理ではなくて正論理を用い
る方法お工び装置に限定されるものでは麦い。また、以
下に説明する特定の実施例を７リツプフロツプを用いて
説明することに注目すべきである。しかし、本発明の方
法および装置を実現するためにはどの工うな二安定マル
チパイブレークでも使用できる。したがって、本発明の
技術的範囲はフリップ７０ツブを用いることに限定され
るものではない。

第３図は、本発明の徹底的な試験パターン発生器（徹底
的なＴＰＯ）の一実施例の全体的なブロック図を示す。

徹底的なＴＰＯ２は、シフトレジスタ６０と、帰還回路
網５６と、修正回路５２との３つの素子を有する。シフ
トレジスタ６０としては、直列にロードされた入力信号
に反応でき、かつ格納されているｒＸＩ／「偽１パター
ンの各ビットの状態を示す並列出力信号を供給できるも
のであればどのようなメモリ装置とすることができる。

帰還回路網は、シフトレジスタ６０の直列入力端子およ
び並列出力端子へ論理的に結合された時に、格納されて
いる「真」／「偽」パターンを（２１）個の独特の試験
パターンにわたって屓序づけさせる回路である。ここに
、ｎはシフトレジスタ６０中の個々の「其」／「偽」状
態の数である。

修正回路５２はレジスタ６０の外部の回路であって、シ
フトレジスタ６０と帰還回路網５６の間に挿入される。

修正回路５２は帰還回路網５６の出力端子と、シフトレ
ジスタ６０の複数の並列出力端子と、シフトレジスタ６
０の直列入力端子とへ論理的に結合される。修正回路５
２は失われた２ｎ番目の状態を試験パターン信号列中に
挿入して、２　個の独特の試験パターンがシフトレジス
タ６０により発生されるようにする。

図示の実施例においては、修正回路５２へ供給される２
つの入力信号の間で切換えを行うために用いられる。ア
ンドゲート４８は、回路装置５４からの１ビット信号を
シフトレジスタ６０の直列入力端子４２ヘマルチプレク
サ５０が加えることを可能にする選択信号を発生する。

このアンドゲート４８は、試験パターン発生モードが開
始されたことを示す信号を送る入力端子４６を含む複数
の入力端子を有する。

アンドゲート４８の複数の入力端子を意味するアンドゲ
ートの入力端子４４が、シフトレジスタ６０の複数の反
転並列出力端子と複数の非反転並列出力端子へ論理的に
結合される。入力端子４４がある状態（すカわち、試験
パターン）に等しく、入力端子４６における信号が「真
」であると、マルチプレクサ５０の選択入力端子４７に
おける選択信号は「真」でめシ、回路手段５４からの対
応する信号がマルチプレクサ５０を通ってシフトレジス
タ６０の直列入力端子４２へ送られる。回路手段５４は
、直列入力端子４２から最も離れているシフトレジスタ
６０に格納されている試験パターン信号の非反転出力を
供給する。入力端子４４の他の全ての状態の間は選択信
号は「偽」であシ、帰還回路網５６の出力がマルチプレ
クサ５０を介してレジスタ６００直列入力端子４２へ供
給される。

マルチプレクサ５００Å力の間のその切換えの結果とし
て、２　個の独特のパターンを含む試験パターン信号列
が直列入力端子４２．へ加えられて、シフトレジスタ６
０に２　個の独特の試験パターンを発生させる。この２
　個の試験パターンを含む列を、回路の全ての入力状態
をアドレスせねばならない徹底的な試験状況において使
用できる。

第４図は本発明の徹底的なＴＰＧ４の別の全体的なブロ
ック図を示す。この徹底的なＴＰＧ４のブロック図は、
回路手段７４が、直列入力端子４２から最も離れている
ビットの反転された出力を供給する点が、徹底的なＴＰ
Ｇ２のブロック図とは異なる。特定のブロック図に応じ
て、いくつかの試験パターン発生器に２　番目の試験パ
ターンを挿入するためには、レジスタビット（すなわち
、１つのｒＸＪ　／　ｒ偽」信号）の反転出力信号と非
反転出力信号を必要とする。したがって、第３図と第４
図に２種類の可能な一般的な実施例がそれぞれＴＰＧ２
．４　　として示されている。

本発明の特定の実施例が、シフトレジスタの種類（すな
わち、反転々非反転）と、ビット数（すなわち、奇数ま
たは偶数）と、くっついた状態（すなわち、試験パター
ン列を発生するためにＬＦＳＲを用いる時に通常失われ
る試験パターン）とに従って変わる。反転といわれるシ
フトレジスタはビットの反転された出力をとシ、それを
以後のビットの入力端子へ論理的に結合する。これとは
対照的に、ビットの非反転出力をとって、それを以後の
ビットの入力端子へ論理的に結合するシフトレジスタは
非反転シフトレジスタといわれる。

第５図は本発明の徹底的な罰の好適な実施例を示す。徹
底的々ＴＰＧ６は、くっついた状態がｏｏｏｏｏｏｏで
ある非反転、奇数ビン）　ＴＰＯである。

この徹底的なＴＰＧ６は非反転奇数ビットシフトレジス
タ１１５と、帰還回路網１１６と、修正回路とを有する
。シフトレジスタ１１５は７個のフリップフロップ１２
０〜１２６ｆ：有する。各フリップフロップは入力端子
と、反転出力端子１３０〜１３６と、非反転出力端子１
４０〜１４６とを含む。各７リツプ７０ングは、あるプ
リッププロップの出力端子がら次のフリップフロップの
入力端子へ一緒に論理的に結合される。これの例はフリ
ップフロップ１２０ノ出力端子がフリップフロップ１２
１の入力端子へ論理的に結合され（すなわち、電気的に
接続され）て、信号を２つのフリップフロップの間で送
ることができるようにする。そのような論理的結合のこ
とを一般に直列結合と呼ぶ。

各フリップフロップはＰＲＥ入力端子を含む。それらの
入力端子は一緒に論理的に結合されて、徹底的々ＴＰＧ
６のための初期化信号人力１００を形成する。信号入力
１００は各フリップフロップを「真」（念とえば２進の
１）状態に初期化する。同様に、信号人力１０４が各フ
リップフロップのα正入力端子へ論理的に結合されて、
そのフリップフロップを「偽」（九とえば２進０）状態
へ初期化できるＬうにする。それら２つの初期化入力は
徹底的なＴＰＯにおいて重要である。それらの入力１０
０と１０４は、試験パターン列が開始されるたびに同じ
試験パターンで徹底的なＴＰＯを開始できるようにする
。

全て膏状態または全て「偽Ｊ状態である試験パターン列
以外の試験パターンで試験パターン列を開始させると有
利である。各フリップフロップはＣＬＫ入力端子も有す
る。そのｃＬＫ入力端子は一緒に論理的に結合されて、
信号入力端子１０２を形成する。信号入力端子１０２は
、ＴＰＧに複数の試験パターンを順次発生させるために
、徹底的なＴＰＧ６の外部の装置へ論理的に結合される
のが普通である。

帰還回路網１１６が、フリッププロップの出力１３５と
１３６の排他的オア（ＸＯＲ）機能である信号を出力端
子１１２に出力する。帰還回路網１１６が（２１）個ま
での異なる試験パターン信号を肇似ランダム的に供給す
る。

図示の修正回路は素子１０８と２対１のマルチプレクサ
１１０ｔ−有する。素子１０８は出力（選択）信号をマ
ルチプレクサ１１０へ供給する。その選択信号は、フリ
ップフロップの反転された出力１４０〜１４５と、「１
」状態にセットされているＴＰＯモード信号（入力端子
１０６ｔ−介して）との論理積をとることによ）発生さ
れる。ここに、「ＩＪ状態にセットされたＴＰＯモード
信号は、徹底的なＴＰＧが試験パターンを発生すると仮
定されていることを示す。

面モード信号がｒＯＪ状態にセットされると、入力端子
１０６ｔ−介して供給されたその信号は、署名分析のよ
うな他の目的のために帰還回路網を使用できるようにす
る。

素子１０８の出力信号は通常はｒＯＪ状態である。

その場合にはマルチプレクサ１１０は出力端子１１２か
らの帰還回路網出力信号を選択して、それを入力端子１
０１へ送る。フリップ７０ツブ１２０〜１２５が「０」
状態にセットされ、フリップフロップ１２６が「１」状
態にセットされると、素子１０８は「１」状態を出力す
る。その「ｌ」状態は、マルチプレクサ１１０が入力端
子１１４における信号をそのマルチプレクサ１１０を通
ってレジスタの入力端子１０１へ送るようにマルチプレ
クサ１１０を構成する。入力端子１１４はレジスタの出
力端子１４６へ論理的に結合される。その出力端子１４
６には「０」状態信号が供給される。し喪がって、「Ｏ
」状態信号が７リツプフロツフ１２０へ入力され、フリ
ッププロップ１２０〜１２５の前の状態がフリップフロ
ップ１２１〜１２６へそれぞれ送られる。その結果とし
て、２　番目（くりつい次状態）の試験パターンｏｏｏ
ｏｏｏ。

が試験パターン列に挿入される。このパターンに達する
と、素子１０８は「１」にセットされた出力信号を供給
し、マルチプレクサの入力１１４が選択されてレジスタ
入力端子１０１へ送られる。出力端子１４６へ論理的に
結合される入力１１４は「１」状態である。したがって
、フリップフロップに保持される次の試験パターンは１
００００００　　である。よって、素子１０８はｒＯＪ
状態のアンド機能出力信号を供給し、排他的ＴＰＧ　６
は出力端子１１２からの帰還回路網信号を選択すること
へ戻り、したがってその信号をマルチプレクサ１１０を
通じて入力端子１０１へ送る。

この過程によって徹底的なＴＰＧ６は試験パターン列を
出力データバス１１８（この出力データバスはフリップ
フロップの出力端子１３０〜１３６へ論理的に結合され
る）を介して外部装置へ供給する。

発生された試験パターン列は２　種類の試験パターンを
含む。

第６図に示され、ている徹底的なＴＰＧ７は別の好適な
実施例であって、帰還回路網１５０を除き、第る。これ
はフリップフロップの出力１３３〜１３６のＸＯＲ機能
である。帰還回路網１５０は、帰還回路網１１６からの
試験パターン信号列とは異なる２１個の試験パターン列
を供給する。したがって、試験パターン信号列徹底的な
ＴＰＧ７は、徹底的なＴＰＧ６により発生された試験パ
ターン列とは識別できる２　種類の試験パターン列を供
給する。

第７図は本発明の徹底的なＴＰＧの別の好適な実施例を
示す。徹底的なＴＰＧ８は非反転、偶数ビットのＴＰＯ
であって、くっついた状態はｏｏｏｏｏ。

Ｏである。シフトレジスタが偶数ビットで、帰還回路網
１５６がシフトレジスタ１５５へ異ったやり方で論理的
に結合される点が、徹底的なＴＰＧ　８が徹底的なＴＰ
Ｇ６と異なる点である。シフトレジスタ１５５　ハロ　
個のフリップフロップを含むから偶数ビットと考えられ
る。シフトレジスタ１５５が７リツプフロツプを６個だ
け含んでいる結果として、フリップフロップの１つ少い
出力端子が素子１０Ｂへ論理的に結合される。正しい選
択信号を発生するためには出力１３５はもはや必要でな
い。帰還回路網１５６は出力信号を出力端子１１２に生
ずる。それはフリップフロップの出力１３０，１３２，
１３３．１３５のＸＯＲ機能である。帰還回路網１５６
は（２１）個の試験パターン信号列を供給する。したが
って、徹底的々ＴＰＧ８は２　種類の試験パターンを供
給する。

第８図は本発明の徹底的ｅ　ＴＰＧの別の好適な実施例
を示す。徹底的なＴＰＧ９は、帰還回路網１６６がシフ
トレジスタへ異なるや夛方へ論理的に結合され、かつ出
力端子１１２へ異なる出力信号を供給する点が、徹底的
なＴＰＧ８とは異なる。帰還回路網１６６は出力信号を
出力端子１１２に供給する。それはフリップフロップの
出力１３４と１３５のＸＯＲ機能である。帰還回路網１
６６は、帰還回路網１５６が供給するのとは異なる２１
種類の試験パターン信号列を供給する。したがって、徹
底的なＴＰＧ９は、徹底的−＆　ＴＰＧ８により発生さ
れるものとは識別できる２　種類の試験パターン列を供
給する。

第９図は本発明の徹底的なＴＰＧの別の好適な実施例を
示す。徹底的なＴＰＯｌ　Ｇは反転、奇数ビン）　ＴＰ
Ｇでありて、〈つつ〈状態は１０１０１０１である。徹
底的なＴＰＯｌ　Ｇは、シフトレジスタが反転型で、素
子１６８がシフトレジスタ１７０へ異ったやシ方で論理
的に結合される点が徹底的なＴＰＧ６とは異なる。それ
は異なるくっつき状態を生じさせる。シフトレジスタ１
７０のフリップ７０ツブの反転された出力が次のフリッ
プ７０ツブの入力端子へ論理的に結合されるから、その
シフトレジスタ１７０は反転型といわれる。これの−例
が、フリップフロップ１２０の反転された出力がフリッ
プフロップ１２１の入力端子へ論理的に結合されて、信
号が両者の間で送られるようにすることである。

素子１６８は、ＴＰＯモード信号１０６と、非反転フリ
ップフロップの出力１３０，１３２．１３４と、反転フ
リップフロップの出力１４１，１４３．１４５との論理
積から得られた選択信号をマルチプレクサ１１０へ供給
する。フリップフロップ１２０〜１２６の非反転出力が
試験パターン１０１０１００に達すると、素子１６８は
選択信号をマルチプレクサ１１０へ送る。それは入力１
１４を選択する。その結果として、２　番目（くっつい
た状態）の試験パターン１０１０１０１が試験パターン
列に挿入される。このパターンに達すると、素子１０Ｂ
はイネイブル信号をマルチプレクサ１１０へ供給し続け
る。試験パターン１０１０１０が発生されるようにマル
チプレクサ１１０は入力１１４を選択する。この新しい
パターンは素子１０８の選択信号に、出力端子１１２に
おける帰還回路網出力信号を選択させる。その結果、徹
底的なＴＰＯｌｏは２　番目の試験パターンを（２−０
個の試験パターン列中に挿入する。したがって、徹底的
なＴＰＯｌｏは２　種類の試験パターン列を供給する。

第１０図は本発明の徹底的なＴＰＧの別の好適な実施例
を示す。徹底的なＴＰＧｌ　１　は反転、奇数ピッ）　
ＴＰＯであって、それのくつついた状態は１０１０１０
である。この徹底的々ＴＰＧＩ　１　は、素子１７８と
帰還回路網１７６がシフトレジスタ１８０へ異なるやシ
方で論理的に結合される点が徹底的なＴＰＯｌｏと異な
る。素子１７８が、ＴＰＯモード信号１０６と、非反転
フリップ７０ツブ出力１３１，１３３，１３５と、反転
フリッププロップ出力１４０，１４２，１４４との論理
積から発生された選択信号をマルチプレクサ１１０へ与
える。

ブリップ７０ツブ１２０〜１２６の非反転出力が試験パ
ターン０１０１０１１に達すると、素子１７８は選択信
号をマルチプレクサ１１０へ送る。それは入力１１４を
選択する。その結果として、２　番目（くっついた状態
）の試験パターン０１０１０１０が試験パターン列に挿
入される。このパターンに達すると、素子１７８はマル
チプレクサ１１０へ選択信号を与え続ける。試験パター
ン１０１０１０１が発生されるようにマルチプレクサ１
１０は入力１１４を選択する。この新しいパターンは素
子１７８の選択信号に帰還回路網の出力信号を出力端子
１１２において選択させる。帰還回路網１７６は、フリ
ップフロップの出力１３３〜，１３６のＸＯＲ機能であ
る出力信号を出力端子１１２に供給する。帰還回路網１
７６は、帰還回路網１１６が発生するのとは異なる（２
１）個の試験パターン列を供給する。その結果、徹底的
なＴＰＧｌ　１　は２　番目の試験パターンを（２１）
個の試験パターン列に挿入する。したがって、徹底的な
ＴＰＧｌ　１　は２　種類の試験パターン列を供給する
。

第１１図は本発明の徹底的なＴＰＯの別の好適な実施例
を示す。この徹底的なＴＰＧｌ２は反転、偶数ピッ）　
ＴＰＯであって、それのくつついた状態は０１０１０１
である。この徹底的なＴＰＧｌ２は、シフトレジスタ１
８５が偶数ビットであり、帰還回路網１８６がシフトレ
ジスタ１８５へ異なるやり方で論理的に結合され、信号
１１４がシフトレジスタ１８５へ異なるやシ方で論理的
に結合される点が、徹底的＆　ＴＰＧｌ　１　　とは異
々る。シフトレジスタ１８５Ｕ６つの７リツプフロツプ
を含むから偶数ビットである。フリップフロップを６つ
だけ含んでいる結果として、１つ少い出力が素子１７８
へ論理的に結合される。正しい選択信号を発生するため
には出力１３５はもはや不要である。帰還回路網１８６
は、フリップフロップの出力１３０，１３２，１３３．
１３５のＸＯＲ機能である出力信号１１２を供給する。

帰還回路網１８６は（２１）個の試験パターン信号列を
供給する。

第１２図は本発明の徹底的なＴＰＯの更に別の実施例を
示す。この徹底的なＴＰＧｌ　３は、シフトレジスタ１
９０が偶数ビットで、帰還回路網１９６が異なるやり方
でシフトレジスタ１９０へ論理的に結合され、信号１１
４がシフトレジスタ１９０へ異なるやシ方で論理的に結
合される点が徹底的なＴＰＧｌｏとは異なる。シフトレ
ジスタ１９０は６個のフリップフロップを含むから偶数
ビットである。フリップフロップを６だけ含んでいる結
果として、１つ少い出力が素子１６８へ論理的に結合さ
れる。正しい選択信号を発生するためには出力１３５は
もはや不要である。帰還回路網１９６は、フリップフロ
ップの出力１３４と１３５のＸＯＲ機能である出力信号
を出力端子１１２に供給する。帰還回路網１９６は（２
’−１）個の試験パターン信号列を供給する。したがっ
て、徹底的なＴＰＧｌ　３は２　種類の試験パターン列
を供給する。

【図面の簡単な説明】

第１図は従来の直線帰還シフトレジスタ（ＬＦＳＲ）の
ブロック図、Ｍ２図は、変更し念最大長列発生器（ＭＬ
、ＳＧ）として知られている、ある数の独特の試験パタ
ーンを発生できる従来の装置のブロック図、第３図は本
発明の徹底的なＴＰＯ発生器（徹底的なＴＰＧ）の一実
施例の全体的なブロック図、第４図は本発明の徹底的な
ＴＰＧの別の実施例の全体的なブロック図、第５図は本
発明を用いる徹底的なＴＰＯの好適な実施例のブロック
図、第６図乃至第１２図は本発明の徹底的なＴＰＯのそ
れぞれ異なる実施例のブロック図である。 ２．４．６〜１３・・・・ＴＰＧ５０・・・・マルチプ
レクサ、５２・・・・修正回路、５６・・・・帰還回路
網、６０　、１１５　、１５５　、１７０　。 １５６　、１６６　、１７６　、１８６　、１９６・・
・・帰還回路網。

Claims (5)

【特許請求の範囲】
1. （１）（ａ）一連の（２＾ｎ−１）個の試験パターンを
   発生するシフトレジスタ手段と、（ｂ）２＾ｎ番目の試
   験パターンを発生し、２＾ｎ番目の試験パターンを一連
   の２＾ｎ　個の試験パターン中に挿入するためのシフト
   レジスタ手段の外部の手段と、 （ｃ）２＾ｎ個の試験パターンの少くとも１つを供給す
   る手段と、 を備えることを特徴とする２＾ｎ個の試験パターンを発
   生する徹底的な試験パターン発生器。
2. （２）（ａ）試験パターンを格納するメモリ手段と、 （ｂ）このメモリ手段へ論理的に結合され、（２＾ｎ−
   １）個の試験パターンとなる（２＾ｎ−１）個の１ビッ
   ト入力信号を発生する帰還回路網手段と、 （ｃ）この帰還回路網手段へ論理的に結合され、２＾ｎ
   番目の試験パターンとなる２＾ｎ番目の１ビット入力信
   号を発生する回路手段と、 （ｄ）この回路手段へ論理的に結合され、帰還回路網手
   段または回路手段を選択して一連の２＾ｎ個の１ビット
   入力信号をメモリ手段へ供給してその２＾ｎ個の１ビッ
   ト入力信号を２＾ｎ個の試験パターンにするスイッチン
   グ手段と、 を備えることを特徴とする２＾ｎ個の試験パターンを発
   生する徹底的な試験パターン発生器。
3. （３）（ａ）一連の試験パターン信号を試験パターンと
   して格納するシフトレジスタ手段と、 （ｂ）レジスタ手段へ論理的に結合され、一連の（２＾
   ｎ−１）試験パターン信号を発生する帰還回路網手段と
   、 （ｃ）シフトレジスタ手段へ論理的に結合され、２＾ｎ
   番目の試験パターン信号を発生する回路手段と、 （ｄ）シフトレジスタ手段と、帰還回路網手段と、回路
   手段へ論理的に結合され、２＾ｎ番目の試験パターン信
   号を、帰還回路網手段により発生された試験パターン信
   号により発生された一連の試験パターン信号中に挿入し
   、その一連の２＾ｎ個の試験パターン信号をシフトレジ
   スタ手段の入力端子へ供給するスイッチング手段と、 （ｅ）２＾ｎ個の試験パターンのうちの少くとも１つを
   供給する出力手段と、 を備えることを特徴とする２＾ｎ個の試験パターンを発
   生する試験パターン発生器。
4. （４）（ａ）選択信号が「真」信号か「偽」信号かを点
   検する過程と、 （ｂ）選択信号が「真」であれば（２＾ｎ−１）個の可
   能な試験パターンのうちの１つをレジスタ手段により発
   生する過程と、 （ｃ）選択信号が「偽」であれば、レジスタ手段により
   発生された（２＾ｎ−１）個の可能な試験パターン中に
   含まれていない２＾ｎ番目の試験パターンを、シフトレ
   ジスタ手段の外部の手段で発生する過程と、 （ｄ）試験パターンを外部素子へ出力する過程と、 （ｅ）出力された試験パターンを組合わせ論理回路を介
   して帰還する過程と、 （ｆ）過程（ａ）〜（ｅ）を繰返えして２＾ｎ個の独特
   の試験パターンの徹底的な試験系列を発生する過程と、
   を備えることを特徴とする徹底的な試験に使用する２＾
   ２個の試験パターンを発生する方法。
5. （５）（ｎ）シフトレジスタ手段であつて、このシフト
   レジスタ手段は複数の二安定マルチバイブレータを備え
   、それら複数の二安定マルチバイブレータは第１の二安
   定マルチバイブレータの出力新語ら第２の二安定マルチ
   バイブレータの入力信号まで論理的に直列結合されて、
   一連の試験パターン信号を２＾ｎ個の試験パターンとし
   て格納する前記シフトレジスタ手段と、 （ｂ）二安定マルチバイブレータからの複数の出力信号
   へ論理的に結合されている組合わせ論理回路を備え、出
   力信号のＸＯＲ機能を発揮し、かつ一連の（２＾１）個
   の独特の試験パターン信号が発生されるように、発生さ
   れた機能を一連の（２＾ｎ−１）個の試験パターン信号
   の１つとして出力へ供給する帰還手段と、 （ｃ）レジスタ手段内の二安定マルチバイブレータの一
   方の出力信号の１つへ結合されて、２＾ｎ番目の試験パ
   ターン信号を出力へ供給する回路手段と、 （ｄ）一連の２＾ｎ個の試験パターンが発生されるよう
   に、回路手段の出力端子により供給された２＾＾番目の
   試験パターン信号を帰還手段の出力端子により発生され
   た一連の信号中に挿入し、その一連の２＾ｎ個の試験信
   号をシフトレジスタ手段の入力端子へ供給するスイッチ
   ング手段と、 （ｅ）少くとも１つの二安定マルチバイブレータの出力
   端子へ論理的に結合されて２個の試験パターンの少くと
   も１つを供給する出力手段と、を備え、試験パターンの
   発生の初めにレジスタ手段を所定の値にセットできるよ
   うに、複数の二安定マルチバイブレートは二安定マルチ
   バイブレータの初期値をセットする初期化手段を含むこ
   とを特徴とする２＾ｎ個の試験パターンを発生する試験
   パターン発生器。