JPH0258322A - 半導体ウエハの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体ウェハの製造方法、特にシリコン基板
の主面にＧａＡｓ結晶層が設けられた半導体ウェハの製
造技術に関する。

〔従来の技術〕

半導体装置の製造には、シリコンやＧａＡｓ等の化合物
半導体からなるウェハ（半導体薄板）が用いられている
。

ＧａＡｓ　（ガリウム−砒素）の結晶は、半導体レーザ
素子の製造や、シリコン（Ｓｉ）に比較して電子移動度
が高い故に高性能デバイスの製造に多用されている。

一方、Ｓｉ基板主面にＧａＡｓ結晶を成長させる技術が
開発されている。たとえば、電子情報通信学会発行「電
子情報通信学会誌Ｊ　１９８７年２月号、昭和６２年２
月２５日発行、Ｐ１６９〜Ｐ１７３には、ｒｓｉ基板上
へのＧａＡｓ結晶基板成長と光素子への応用」について
記載されている。

この文献には、Ｓｉ基板上にＣｙａＡｓを成長させる意
義を下記のように３つに分類している。

（１）Ｓｉでは不可能なデバイスをＳｉ基板上に作成す
る。

（２）Ｓｉの基板としての良さを生かしてその上に高性
能デバイスを作る。

（３）ＳｉとＧａＡｓを組み合わせた新しいデバイスを
開発する。

また、この文献には、ＭＯＣＶＤ　（有機金属気相成長
）法やＭＢＥ（分子線エピタキシー）法でＳｉ上にＧａ
Ａｓを成長させる方法や光素子への応用について記載さ
れている。

〔発明が解決しようとする課題〕

上記のように、ＧａＡｓ結晶はＳｉに比較してより脆弱
である。また、ＧａＡｓによるデバイスおよびＳｉによ
るデバイスを組み合わせる等の目的で、Ｓｉ結晶基板（
単にＳｉ基板とも称する。

）の主面にＧａＡｓ結晶層（単にＧａＡｓ層とも称する
。）を設ける技術が開発されている。

従来、ＧａＡｓ結晶層はＳｉ基板の主面全域にエピタキ
シャル成長によって設けられている。しかし、Ｓｉの格
子定数は５．４３１人、ＧａＡｓの格子定数は５．６５
３人と異なるため、３１基板とＧａＡｓＪｉは約４％の
格子不整合を生じ、界面には応力が作用する。

ところで、生産性向上、製造コスト低減のためには、ウ
ェハの口径は大きければ大きい程良い。

しかし、前述のように、Ｓｉ基板とＧ　ａ　Ａ　ｓ層の
格子不整合からウェハ径が大きくなるにつれて歪みも大
きくなり、この結果として、ウェハが反り返ったりある
いは脆弱なＧａＡｓ層部分にクラックが発生してしまう
、ＧａＡｓ層部分のクラックの発生はＧａＡｓ層部分に
設けられるデバイスの特性の変動や歩留りの低下を来た
すことになる。

また、ウェハの反りは、回路パターンの高精度化。

微細化を妨げかつ歩留りの低下を来すことになる。

本発明の目的は、クランクがなくかつ反りのない多層構
造型半導体ウェハの製造方法を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、本発明の半導体ウェハの製造方法にあっては
、Ｓｉ基板主面にＧａＡｓ結晶層をエピタキシャル成長
法で形成する際、前記Ｓｉ基板の主面に格子状にＳｉＯ
□膜からなるマスクを形成した後、ＭＢＥ法あるいはＭ
ＯＣＶＤ法によって、露出したＳｉ基板主面部分に所望
厚さのＧａＡｓ結晶層を形成する。その後、前記マスク
は除去される。これによって、Ｓｉ゛基板の主面に数十
μｍｍ口数数百μｍ口ＧａＡｓ結晶層を縦横に配列した
多層構造型の半導体ウェハを製造することができる。

〔作用〕

上記した手段によれば、本発明の半導体ウェハの製造方
法にあっては、Ｓｉ基板の主面にマスクを設けた後、マ
スクで被われないＳｉ基板主面領域にＧａＡｓ結晶層を
設けることから、製造されたウェハは板状の厚いＳｉ基
板と、このＳｉ基板主面に点在的に設けられた数十μｍ
ｍ口数数百μｍ口複数のＧａＡｓ１ｌとで構成されるた
め、ＳｉとＧａＡｓの格子定数が約４％程度異なっても
、Ｓｉ基板に接触する各ＧａＡｓ層の界面の長さ（面積
）は小さく、界面には格子不整合による大きな応力は発
生しなくなり、脆弱なＧａＡｓ１にデバイス特性を変動
させるような歪みやクランクが発生しなくなる。また、
ＧａＡｓ層とＳｉ５板との接触は、点在的であるため、
ＧａＡｓ層とＳｉ基板との格子不整合による応力発生部
も局所的となり、Ｓｉ基板全体に一定の方向性を有する
応力（歪み）が発生するようなこともなくなるため、ウ
ェハの反りという現象も発生しなくなる。

〔実施例〕

以下図面を参照して本発明の一実施例について説明する
。

第１図は本発明の一実施例による半導体ウェハの製造方
法によって製造されたウェハを示す斜視図、第２図は同
しく前記単位のデバイスが形成されるウェハにおけるチ
ンプ部分を示す斜視図、第３図は半導体ウェハの製造方
法においてマスクが形成されたウェハの斜視図、第４図
は同じ＜ＧａＡｓ結晶層が形成されたウェハの断面図、
第５図は同じくマスクが除去されたウェハを示す断面図
である。

この実施例では、Ｓｉ結晶基板の主面に点在状態でＧａ
Ａｓ結晶層を形成した多層構造型の半導体ウェハ（単に
ウェハとも称する。）の製造について説明する。

本発明によって製造された多層構造型のウェハ１は、た
とえば、第１図に示されるような構造となっている。す
なわち、ウェハ１は単結晶シリコンによって形成された
Ｓｉ結晶基板（ＳｉＷ板）２と、このＳｉ基板２の主面
にピッチ見１ｍで縦横に規則正しく形成された矩形のＧ
ａＡｓ結晶層（Ｇ　ａ　Ａ　ｓ層）３とからなっている
。前記Ｓｉ基）反２は、たとえば、その厚さが３５０μ
ｍ〜４００ｇｍ、直径が５インチとなっている。また、
矩形状の前記ｃａＡｓＦｉ３は、数十μｍ口〜数百μｍ
口となっている。このＧａＡｓ層３の主面表層部には、
たとえば、高性能電界効果トランジスタ（ＦＥＴ）等が
製造される。なお、単位のデバイスは、後２図に示され
るように、ａ、ｂなる辺を有する矩形体からなるチップ
部分に形成される。

この例ではａおよびｂは同一寸法となっていて、ＧａＡ
ｓ層３は数十μｍ口〜数百μｍ口の正方形となっている
。またチップ部分４の寸法は数百μｍ−数ｍｍとなって
いる。このＳｉ結晶基板２およびＧａＡｓ層３の厚さお
よび外形寸法は、製造するデバイスに対応して適宜選択
される。

つぎにこのような構造のウェハｌの製造方法について説
明する。

痕初に第３図に示されるように、厚さが３５０μｍ〜４
００μｍとなりか？直径が５インチとなるＳｉ結晶基板
２が用意される。

前記Ｓｉ基板２の主面全域にはＳｉｎ、膜が、たとえば
ｌｌＩｍ〜数μｍの厚さに設けられるとともに、この５
ｉＯｚ膜は常用のホトリソグラフィによって部分的に除
去され、同図のように数十μｍ口〜数百μｍ口の窪み６
が設けられる。この窪み６は縦横に一定間隔（ｐ）に設
けられている。

この間隔ρは、製造する半導体デバイスによって異なり
、たとえば数百μｍ−数ｍｍの長さが選択される。なお
、前記Ｓｉ基板２の一縁は直線状に切り欠かれ、結晶の
方向性認識のためのオリエンテーション・フラット７と
なっている。

つぎに、第４図に示されるように、前記Ｓｉ基板２の主
面にはＭＢＥ法あるいはＭＯＣＶＤ法によってＧａＡｓ
からなるエピタキシャル成長層が形成される。このエピ
タキシャル成長法にあっては、ＧａＡｓの結晶はＳｉｎ
、膜からなるマスク５の上には堆積しないため、ＧａＡ
ｓ結晶層３は、Ｓｉ結晶基板２が直接露出する窪み６の
底上に堆積（成長）することになる。このエピタキシャ
ル成長は、たとえば、ＧａＡｓ層３の厚さが１１Ｉｍ〜
数μｍとなる程度行われる。

つぎに前記Ｓｉ基板２の主面に設けられたマスク５はぶ
つ酸素エッチャントを用いてエツチング除去され、第１
図および第５図に示されるようなウェハ１、すなわち、
多層構造型のウェハが製造される。

このような実施例によれば、つぎのような効果が得られ
る。

（１）本発明の多層構造型ウェハは、ＧａＡｓ結晶層は
厚いＳｉ結晶基板上に点在的に設けられている。この結
果、ＳｉとＧａＡｓの格子定数が約４％程度異なっても
、Ｓｉ基板に接触する各ＧａＡｓ層の界面の長さは小さ
いため、界面には格子不整合による大きな応力は発生し
なくなり、脆弱なＧａＡｓ層にデバイス特性を変動させ
るような歪みやクランクが発生しなくなるという効果が
得られる。

（２）上記（１）により、本発明の多層構造型ウェハは
、Ｓｉ結晶基板上のＧＪＡｓ層は数十μｍ口〜数百μｍ
口と小さくかつ点在的に設けられていることから、Ｇａ
Ａｓ層とＳｉ基板との格子不整合による応力発生部もそ
れぞれ局所的となり、Ｓｉ基板全体に一定の方向性を有
する応力（歪み）が発生するようなこともなくなるため
、ウェハの反りは発生しなくなるという効果が得られる
。

（３）本発明の多層構造型ウェハは、ＧａＡｓ層はＳｉ
基板２の主面に点在的に設けられ、かつウェハはチップ
化する際、ＧａＡｓ程脆弱でないＳｉ部分で切断（ダイ
シング）できるため、ダイシングによるチップ化が採用
できるという効果が得られる。

（４）上記（１）〜（３）により、本発明によれば、ウ
ェハの反り、ウェハ主面の化合物半導体結晶層の損傷が
発生しないことによる品質の高い製品を高歩留りで製造
できることと、ウェハのチップ化の際の歩留り向上によ
り、化合物半導体あるいは化合物半導体を含むＩＣの製
造コストの低減が達成できるという相乗効果が得られる
。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない、たとえば、シリコン基板
およびＧａＡｓ層の厚さ、外形寸法は、必要に応じて決
定すればよい。

結晶層３を設けても良い、この例ではチップ部分４の各
部にそれぞれＧａＡｓを基体とした半導体素子や半導体
レーザ素子を形成することができるので、ＩＣ化あるい
は０ＥＩＣ化に適したウェハを製造することができると
いう効果を奏する。

以上の説明では、主として本発明者によってなされた発
明を、その背景となった利用分野であるＧａＡｓ系化合
物半導体を部分的に設けた複合型ウェハの製造技術に適
応した場合について説明したが、それに限定されるもの
ではない。

本発明は少なくともＩｎＰ系等他等信合物半導体とシリ
コン等の半導体とを複合化したウェハの製造技術には適
用できる。

［発明の効果〕 本願において開示される発明のうら代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

本発明による半導体ウェハは、３１基板の主面に数十μ
ｍｍ口数数百ｍ口のＧａＡｓ層が点在状態で設けられる
構造となっていることから、ＳｉとＧａＡｓの格子定数
が約４％異なっても、３１基板に接触する各ＧａＡｓ層
の界面の長さは小さく、界面には格子不整合による大き
な応力は発生しなくなり、脆弱なＧａＡｓ層にデバイス
特性を変動させるような歪みやクラックが発生しなくな
る。また、ＧａＡｓ層とＳｉ基板との接触は、点在的で
あるため、ＧａＡｓ層とＳｉ基板との格子不整合による
応力発生部も局所的となり、３１基板全体に一定の方向
性を有する応力（歪み）が発生するようなこともなくな
るため、ウェハの反りの発生もなくなる。したがって、
このようなウェハを使用した場合、ウェハの反りがない
ことから高精度のパターン形成が可能となり、半導体素
子の高密度化、高歩留り化が達成できるとともに、Ｇａ
Ａｓ層におけるクランクの発生も抑止できるため、デバ
イス特性が安定しかつ歩留りも向上する。この結果、半
導体デバイスの製造コストの低減が達成できる。

【図面の簡単な説明】

第１図は本発明の一実施例による半導体ウエノ＼の製造
方法によって製造されたウェハを示す斜視図、 第２図は同じく単位のデバイスが形成されるウェハにお
けるチップ部分を示す斜視図、第３図は半導体ウェハの
製造方法においてマスクが形成されたウェハの斜視図、 第４図は同じ（ＧａＡｓ結晶層が形成されたウェハの断
面図、 第５図は同じくマスクが除去されたウェハを示す断面図
、 第６図は本発明の他の実施例による半導体ウェハの製造
方法によって形成されたウェハにおける単一のチップ部
分を示す斜視図である。 １・・・ウェハ、２・・・Ｓｉ基板、３・・・ＧａＡｓ
層、４・・・チップ部分、５・・・マスク、６・・・窪
み、７・・・オリエンテーション第 図 ３−−−　ＧｃＬＡｓ層 第 図 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 １、基板の主面に基板を構成する物質とは異なる半導体
   結晶層をエピタキシャル成長によって形成するウェハの
   製造方法であって、前記基板主面の半導体結晶層は基板
   主面に選択的に設けられることを特徴とする半導体ウェ
   ハの製造方法。 ２、シリコン単結晶からなる基板の主面に部分的にマス
   クを形成する工程と、エピタキシャル成長によって前記
   基板の主面のマスクに被われていない領域にＧａＡｓ結
   晶層を形成する工程とを有することを特徴とする特許請
   求の範囲第１項記載のウェハの製造方法。