JPH0258337A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0258337A JPH0258337A JP63208436A JP20843688A JPH0258337A JP H0258337 A JPH0258337 A JP H0258337A JP 63208436 A JP63208436 A JP 63208436A JP 20843688 A JP20843688 A JP 20843688A JP H0258337 A JPH0258337 A JP H0258337A
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- JP
- Japan
- Prior art keywords
- gate
- type
- layer
- diffusion
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
- H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は縦形パワーＭＯ８ＦＥＴに係り、不純物２重拡
散により自己整合的にチャネル長を規定するＭＯＳＦＥ
Ｔの製造技術に関する。
散により自己整合的にチャネル長を規定するＭＯＳＦＥ
Ｔの製造技術に関する。
二重拡散パワーＭＯ８ＦＥＴ技術に関しては、（株）工
業調査会１９８１年９月発行電子材料ｐ。
業調査会１９８１年９月発行電子材料ｐ。
２２〜２８、あるいはＩＲ社ＵＳＰ〜６６６その他に記
載されている。
載されている。
通常ｎチャネル型二重拡散によるパワーＭＯ８ＦＥＴは
第７図を参照し、ｎ−ｎ＋半導体基板１をドレインとし
てその一生表面上にポリＳｉなどの絶縁ゲート２を形成
し、この絶縁ゲート２をマスクに一部をチャネル領域に
使用するウェル０層３及びソース領域となるｎ＋層４を
二重拡散により形成し、そのチャネル長を自己整合的に
規定する。
第７図を参照し、ｎ−ｎ＋半導体基板１をドレインとし
てその一生表面上にポリＳｉなどの絶縁ゲート２を形成
し、この絶縁ゲート２をマスクに一部をチャネル領域に
使用するウェル０層３及びソース領域となるｎ＋層４を
二重拡散により形成し、そのチャネル長を自己整合的に
規定する。
縦形のＭＯＳＦＥＴは構造上寄生ｎｐｎ）ランジスタＱ
を含んでおり、９層をｎ基板との間のラッチアップ耐量
が小さくなるのを避けるために、高抵抗のｐ−層を一部
でオーバーラツプさせたｐｐ−のウェル構造となってい
る。
を含んでおり、９層をｎ基板との間のラッチアップ耐量
が小さくなるのを避けるために、高抵抗のｐ−層を一部
でオーバーラツプさせたｐｐ−のウェル構造となってい
る。
このような”ｐｐ−ウェル層をつくるために従来のＭＯ
３ＦＥＴ製造方法では、第８図に示すよ５ｉＣｎ基板１
上Ｋｅ縁ゲート２を形成した後、ゲー１に重ねて形成し
たホトレジスト処理によるマスク５によってｐウェル拡
散層３ａを深く形成し、この後マスク５を取り除き、絶
縁ゲート２をマスクに浅くｐ−チャネル部拡散層３ｂを
形成する。
３ＦＥＴ製造方法では、第８図に示すよ５ｉＣｎ基板１
上Ｋｅ縁ゲート２を形成した後、ゲー１に重ねて形成し
たホトレジスト処理によるマスク５によってｐウェル拡
散層３ａを深く形成し、この後マスク５を取り除き、絶
縁ゲート２をマスクに浅くｐ−チャネル部拡散層３ｂを
形成する。
上記従来技術にお（・てはｐウェル３ａをｐ−チャネル
層３ｂの内側にホトレジストマスクによる選択拡散によ
って形成するが、その際にホトレジスト加工の合せ精度
によりオーバーラツプ領域がばらつく可能性があり、ド
レイン接合耐圧が不安定となる。また、ｐウェルがソー
スｎ＋領域よりも（・ちじるしく離れて内側に形成され
ろとソースｎ＋領域直下に生じる寄生ｎｐｎバイポーラ
効果によるラッチアップ針量が低下する。
層３ｂの内側にホトレジストマスクによる選択拡散によ
って形成するが、その際にホトレジスト加工の合せ精度
によりオーバーラツプ領域がばらつく可能性があり、ド
レイン接合耐圧が不安定となる。また、ｐウェルがソー
スｎ＋領域よりも（・ちじるしく離れて内側に形成され
ろとソースｎ＋領域直下に生じる寄生ｎｐｎバイポーラ
効果によるラッチアップ針量が低下する。
本発明はこれらの問題を解決するためのもので、その目
的とするところはｐｐ−層のオーバーラツプ拡散をセル
ファライン（自己整合）化し、ｐｐ−構造を精度よく現
性よく得られ、しかも工程を簡略化できる半導体装置の
製造方法を提供することにある。
的とするところはｐｐ−層のオーバーラツプ拡散をセル
ファライン（自己整合）化し、ｐｐ−構造を精度よく現
性よく得られ、しかも工程を簡略化できる半導体装置の
製造方法を提供することにある。
上記目的は絶縁ゲートとなるポリＳｉをバターニングす
るソース・ドレイン拡散用ホトエツチングを行った後に
おいて、このポリＳｉゲートをマスクにしてチャネル層
のための不純物イオン打込みと、ボＩＪ Ｓ ｉゲート
側面にスペーサを付設した状態で高濃度ウェル層のため
の不純物イオン打込みとをそれぞれに行うことにより解
決できる。
るソース・ドレイン拡散用ホトエツチングを行った後に
おいて、このポリＳｉゲートをマスクにしてチャネル層
のための不純物イオン打込みと、ボＩＪ Ｓ ｉゲート
側面にスペーサを付設した状態で高濃度ウェル層のため
の不純物イオン打込みとをそれぞれに行うことにより解
決できる。
なお、上記高濃度ウェル層のための不純物イオン打込み
はチャネル層形成のための不純物イオン打込みよりも浅
く行うものとする。
はチャネル層形成のための不純物イオン打込みよりも浅
く行うものとする。
また、ソースｎ 領域形成の不純物イオン打込みは、ポ
リＳｉゲートに側面にスペーサを付設することなく行う
ものとする。
リＳｉゲートに側面にスペーサを付設することなく行う
ものとする。
上記のよ５に構成された半導体装置の製造方法において
、チャネル層（ｐ−ウェル）形成のための不純物イオン
打込みはポリＳｉゲートによって拡散深さ及びチャネル
長を自己整合的に規定できる。高濃度ｐＲＪ形成はボＩ
Ｊ Ｓ ｉゲートの側面にスペーサを存在させ【イオン
打込みを行うことＫより、スペーサの厚さ分だけ拡散深
さを自己整合的に規定できる。
、チャネル層（ｐ−ウェル）形成のための不純物イオン
打込みはポリＳｉゲートによって拡散深さ及びチャネル
長を自己整合的に規定できる。高濃度ｐＲＪ形成はボＩ
Ｊ Ｓ ｉゲートの側面にスペーサを存在させ【イオン
打込みを行うことＫより、スペーサの厚さ分だけ拡散深
さを自己整合的に規定できる。
ソースｎ＋領域を囲んでｐｐ’−（又はｐ”ｐ ）層を
深（形成することにより、ＭＯＳ Ｆ Ｅ Ｔにおいて
ソースｎＮからの注入電子はｐｐ−（ｐ”ｐ ）ｒａで
吸収することができ、寄生ｎｐｎ効果の低減ができる。
深（形成することにより、ＭＯＳ Ｆ Ｅ Ｔにおいて
ソースｎＮからの注入電子はｐｐ−（ｐ”ｐ ）ｒａで
吸収することができ、寄生ｎｐｎ効果の低減ができる。
実施例について図面を参照し説明する。
ｖｇ１図乃至第５図はパワーｎチャネルＭＯ８ＦＥＴの
製造プロセスを示す一部セルの工程断面図である。
製造プロセスを示す一部セルの工程断面図である。
（１１ｎ”ｎ基板（ｎ”ｓｉ サブストレート１ａの上
にｎ″″エピタキシャルＳｉ層１ｂを成長させる）１を
用意し、ＳｉＮマスク（図示されない）等を用いて厚い
選択酸化膜６を形成した後、マスクな取り除いてゲート
酸化膜７を５す（形成する。このゲート酸化膜の上にボ
ＩＪ Ｓ Ｉをデポジットし、ホトレジスト処理により
パターニングしてポリＳｉゲート２を形成する。このポ
リＳｉゲート２及び辺択酸化膜６をマスクにアクセプタ
たとえばＢ（ボロン）をイオン打込みする（第１図）。
にｎ″″エピタキシャルＳｉ層１ｂを成長させる）１を
用意し、ＳｉＮマスク（図示されない）等を用いて厚い
選択酸化膜６を形成した後、マスクな取り除いてゲート
酸化膜７を５す（形成する。このゲート酸化膜の上にボ
ＩＪ Ｓ Ｉをデポジットし、ホトレジスト処理により
パターニングしてポリＳｉゲート２を形成する。このポ
リＳｉゲート２及び辺択酸化膜６をマスクにアクセプタ
たとえばＢ（ボロン）をイオン打込みする（第１図）。
（２１Ｂの拡散によりｎ−層内に充分に深く９層８を形
成する（第２図）。
成する（第２図）。
（３）ボＩＪｓＩに表面酸化膜９を生成し、全面にＨＬ
Ｄ（高温低圧デポジットによるシリコン酸化物）！ｌＸ
ｌ０をある程度の厚さｄＦｃ形成し、高濃度のｐ＋トド
−ン）（Ｂ）を上記ＬＨ，Ｄを通して基板表面に打込む
。このときポリＳｉゲートの側面のＨＬＤの厚みによっ
てｐ＋ドーパントはＨＬＤの厚さｄ分だけ内側に形成さ
れる（第３図）。
Ｄ（高温低圧デポジットによるシリコン酸化物）！ｌＸ
ｌ０をある程度の厚さｄＦｃ形成し、高濃度のｐ＋トド
−ン）（Ｂ）を上記ＬＨ，Ｄを通して基板表面に打込む
。このときポリＳｉゲートの側面のＨＬＤの厚みによっ
てｐ＋ドーパントはＨＬＤの厚さｄ分だけ内側に形成さ
れる（第３図）。
（４１この後基板内のｐ ドーパントをできるだけ深（
（横方向ではポリＳｉゲートのエツジ近くまで）拡散に
よりダ領域１１を形成する（第４図ふ（５１ＨＬ Ｄ及
びポリＳｉゲート表面の酸化膜をエッチして除き、ソー
スｎ＋拡散のためのホトレジストマスク１２を形成した
状態で高濃度のドナ（ｐ＋＋ ）をイオン打込み、拡散
する（第５図）。
（横方向ではポリＳｉゲートのエツジ近くまで）拡散に
よりダ領域１１を形成する（第４図ふ（５１ＨＬ Ｄ及
びポリＳｉゲート表面の酸化膜をエッチして除き、ソー
スｎ＋拡散のためのホトレジストマスク１２を形成した
状態で高濃度のドナ（ｐ＋＋ ）をイオン打込み、拡散
する（第５図）。
ｆ６１ ドナ拡散によりソースｎ＋領域１３が形成さ
れる。このあと全面にＰＳＧ（リン・シリケート・ガス
）１４を形成し、コンタクトホトエッチしてｎ＋領域１
３及びｐ＋領域１１の表面を露出し、Ａ−６’＆デポジ
ツト（スパッタ）し、バターニングしてソースＡ１電極
１５を形成する（第６図）。
れる。このあと全面にＰＳＧ（リン・シリケート・ガス
）１４を形成し、コンタクトホトエッチしてｎ＋領域１
３及びｐ＋領域１１の表面を露出し、Ａ−６’＆デポジ
ツト（スパッタ）し、バターニングしてソースＡ１電極
１５を形成する（第６図）。
なお、図示されない部分でポリＳｉゲートよりゲート１
！極を取出し、ｎ 基板側にドレイン電極を設けること
によりパワーＭＯ８ＦＥＴを完成する。
！極を取出し、ｎ 基板側にドレイン電極を設けること
によりパワーＭＯ８ＦＥＴを完成する。
本発明は以上説明したように構成されているので以下に
示すように効果を奏する。
示すように効果を奏する。
サイドスペース（１−（ＬＤ）４利用することにより二
重のｐ”ｐ構造が精度よ（得られるために、ドレイン接
合（ｐ−ｎ ）耐圧が安定化する。
重のｐ”ｐ構造が精度よ（得られるために、ドレイン接
合（ｐ−ｎ ）耐圧が安定化する。
リースｎ 領域の周辺において、ｐｐ層のオーバラップ
情が増加することにより、寄生ｎｐｎ）ランジスタによ
るラッディング耐量が増加する。
情が増加することにより、寄生ｎｐｎ）ランジスタによ
るラッディング耐量が増加する。
自己整合技術を２重に採用（ｐとｐ＋ｌｐとｎ＋ ）す
ることにより工程が簡略化する。
ることにより工程が簡略化する。
第１図乃至第５図は本発明による実施例を示すパワーＭ
Ｏ３ＦＥＴプロセスの工程断面である。 ｆｊｇ６図は縦形パワーＭＯ８ＦＥＴの１セルを示す断
面図である。 第７図乃至第８図はパワーＭＯ８ＦＥＴの従来の製造方
法の一例を示す一部工程断面図である。 ｌ・・・ｎ半導体基体、２・・・絶縁ゲート、３・・・
ｐウェル、４・・・ソース１頭域、５・・・マスク、６
・・・選択酸化膜、７・・・ゲート絶縁膜、８・・・ｐ
ウェル、９・・・酸化膜、１０・・・１ＩＬＤ、１１・
・・ｐ ウェル、１２・・・ホトレジストマスク、１３
・・・ソースｎ領域、１４・・・ＰＳＧ、１５・Ａ２１
！極。 第 １ 図 第５図 第 ２ 図 第６図
Ｏ３ＦＥＴプロセスの工程断面である。 ｆｊｇ６図は縦形パワーＭＯ８ＦＥＴの１セルを示す断
面図である。 第７図乃至第８図はパワーＭＯ８ＦＥＴの従来の製造方
法の一例を示す一部工程断面図である。 ｌ・・・ｎ半導体基体、２・・・絶縁ゲート、３・・・
ｐウェル、４・・・ソース１頭域、５・・・マスク、６
・・・選択酸化膜、７・・・ゲート絶縁膜、８・・・ｐ
ウェル、９・・・酸化膜、１０・・・１ＩＬＤ、１１・
・・ｐ ウェル、１２・・・ホトレジストマスク、１３
・・・ソースｎ領域、１４・・・ＰＳＧ、１５・Ａ２１
！極。 第 １ 図 第５図 第 ２ 図 第６図
Claims (1)
- 【特許請求の範囲】 １、第１導電型半導体基体をドレインとして、基体主面
上に設けた絶縁ゲートをマスクに不純物２重拡散により
、チャネル部のための第２導電型領域及びソースとなる
第１導電型領域を形成する縦形ＭＯＳＦＥＴの製造方法
であって、第２導電型領域の拡散は絶縁ゲート側面にス
ペーサを付設した状態で行うウェル拡散工程とスペーサ
を付設しないで行うチャネル部拡散工程とからなること
を特徴とする半導体装置の製造方法。 ２、スペーサを付設しないで行うチャネル部拡散はスペ
ーサを付設して行うウェル拡散よりも高濃度に行う請求
項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63208436A JPH0258337A (ja) | 1988-08-24 | 1988-08-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63208436A JPH0258337A (ja) | 1988-08-24 | 1988-08-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0258337A true JPH0258337A (ja) | 1990-02-27 |
Family
ID=16556178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63208436A Pending JPH0258337A (ja) | 1988-08-24 | 1988-08-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0258337A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62284039A (ja) * | 1986-06-03 | 1987-12-09 | Nippon Chuzo Kk | 低熱膨張鋳鉄 |
-
1988
- 1988-08-24 JP JP63208436A patent/JPH0258337A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62284039A (ja) * | 1986-06-03 | 1987-12-09 | Nippon Chuzo Kk | 低熱膨張鋳鉄 |
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