JPH0258429A - Ｄａ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の概要〕 ＤＡ変換器特にその入力回路に関し、 比較的廉価なりＡＣで、実際上精度もまた単調性も満足
させることができる様にすることを目的とし、 複数ビットのＤＡ変換回路と、該複数ビットのディジタ
ル入力を受け、ｌが立っているビットであって最も上位
側にあるビ・ントである最上位有効ビットから下位側の
所定複数ビットと該所定複数ビ・７トより上位側のＯで
ある全ビットをそのま−１そして該所定複数ビットより
下位側の全ビットを１またはＯの一定値にして前記ＤＡ
変換回路へ与えるディジタルデータのマスク回路と、該
ディジクル入力の該最上位有効ビットを検出する最上位
有効ビット検出回路と、該検出回路の出力を受けて、マ
スク回路に前記ディジタル入力の処理をさせる信号を生
じるマスクの制御回路とを備えるよう構成する。

〔産業上の利用分野〕

本発明は、ＤＡ（ディジクル・アナログ変換器特にその
入力回路に関する。

〔従来の技術〕

ＤＡ変換器（ＤＡＣ）の代表的なものはＲ−２Ｒラダ一
回路を用いたものであり、概要を第７図に示す。Ｒ，２
Ｒは抵抗値がＲ，２Ｒの抵抗、Ｓｌ＋Ｓ　２＋・・・・
・・は切換スイッチ、ＯＰは演算増幅器、ｖ、Ｉは基準
電圧、Ｖｏは出力電圧である。スイッチＳＩは入力ディ
ジタル値のＬＳＢ側、スイッチＳ。は同ＭｓＢ側であり
、これらのスイッチＳＩ＋Ｓ２＋・・・・・・Ｓ、、は
当該ビットが０ならグランド側、１なら出力線り側に切
換わり、これにより増幅器ＯＰは入力ディジタル値に対
応するアナログ出力Ｖｏを生しる。

このようなりＡＣの精度は、Ｃ０ＤＥＣのような非線形
のものを除いて、フルスケールに対して誤差が何ＬＳＢ
に収まっているか、というような規定の仕方をする。例
えば１２ビツトのＤＡＣで、基準電圧が５■のとき、Ｉ
　ＬＳＢは１．２５　ｍ　Ｖになるが、このＤＡＣは＋
ＩＬＳＢ即ち±１．２５　ｍ　Ｖの精度である、と規定
する。出力信号に対して誤差を規定するのではない。入
力ディジクル値に対する出力アナログ値のグラフで示す
と誤差補償範囲は第６図（ａ）の如（、一定幅になる。

しかしこれでは、ディジタル値が小さいときは相対的に
誤差が大きく見えてくる。アナログ信号の精度は信号自
体に対する比率で考える（信号値の何％の誤差か、とす
る）から、同様なグラフで示すと第６図（ｂ）の如くな
る。即ちディジタル値の小さな所では誤差は小さく、デ
ィジタル値の大きい所では誤差は大きい。（ａ）の如き
精度規定で、ディジタル値の小さな所で満足できる小さ
な誤差とすると、ディジタル値の大きな所では必要以上
に高い精度を要求していることになる。

またＤＡＣの入出力特性には単調性を要求される場合が
多いが、ビット数が多いと単調増加せず、第５図（ｂ）
に矢印で示すように一部で減少したりする。第５図（ａ
）はＤＡ変換特性を示し、理想的には４５°直線である
が、実際のものを拡大して示すと第５図（ｂ）　（Ｃ）
となる。階段波になるのは原理上止むを得ないとしても
、（ｂ）の如く凹陥部が生じるのは不都合である。なお
第５図（ｂ）　（Ｃ）は同図（ａ）のす。

０部に対応する。

凹陥部が生じるのは、次の理由による。ＤＡＣは第７図
に示したように抵抗Ｒ，２ＲとスイッチＳ　ｌ　＋　Ｓ
　２　＋・・・・・・を備えるが、抵抗には抵抗値のバ
ラつきがあり、スイッチには寄生抵抗がある。そして人
力ディジタル値が１桁上るとき例えば０１１１・・・・
・・１から１０００・・・・・・０とＭＳＢが立つとき
はスイッチＳ、、がグランド側から出力線り側に切換わ
ると共に、スイッチＳ□ｌ＋５ｎ−４＋・・・・・・、
Ｓ、が−斉に出力線り側からグランド側へ切換ねる。こ
れは上記抵抗値のバラつき及びスイッチ寄生抵抗でみる
と大きな変化となり、増幅器ＯＰへの入力電圧が切換え
前より切換え後の方が減少し、これによりアナログ出力
電圧Ｖｏが減少するという現象が現われる。

減少ではなく、増加することもあるが、一般には減少で
ある。即ちＬＳＢ側のブランチの電流を第７図に示すよ
うにり、Ｉ、とするとし、スイ・７チには抵抗Ｒｓがあ
るとし、抵抗にはバラつきはないとすると、分岐点Ｂ１
の電位は（２Ｒ＋ＲＳ）ｔｏ、分岐点Ｂ２の電位は２１
ｏ　Ｒ＋　（２Ｒ＋　Ｒｓ）１、となり、従ってＩｒ（
２Ｒ＋　Ｒｓ　）　＝４　Ｌ　Ｒ十Ｉ。Ｒｓとなる。こ
れは変形すればＩ＋＝２［。

−Ｒｓ　Ｉｏ／（２Ｒ＋Ｒｓ）となる。Ｒｓ＝Ｏなら１
１＝２１．であるのに、Ｒｓがあれば■、はＲｓＩｏ／
（２Ｒ−ｔ−Ｒｓ）だけ減少することになる。

〔発明が解決しようとする課題］ このように従来のＤＡＣでは、ディジタルデータに応し
てフルスケールに対する精度を意識的に変えようとしな
いため、ＤＡＣの速度や分解能によっては、フルスケー
ル近くで必要以上の精度になる。

広いダイナミックレンジを持つＤＡＣの特性として、フ
ルスケール近くでは分解能相当の精度を必要としないが
、単調性は必要な場合がある。か＼る場合、従来のよう
にフルスケールに対して規定される精度のＤＡＣを用い
ると、必要以上に高精度の高価なりＡＣを使用すること
になる。

本発明はか＼る点を改善し、比較的廉価なりＡＣで、実
際上精度もまた単調性も満足させることができる様にす
ることを目的とするものである。

〔課題を解決するための手段］ 第１図に示すように本発明では、ＤＡ変換回路１０に対
してディジタルデータのマスク回路１２を設け、また該
マスク回路の制御回路１６、ディジタル入力の最上位有
効ビット検出回路１４を設ける。

ＤＡ変換回路１０はｎビット、従ってディジクル入力も
ｎビットとすると、マスク回路１２は該ｎビット中の上
位側の最初の１　　（ｉｔ上位存効ビット）から連続す
るｍピッ）　（ｍ＜ｎ）はそのまゝ、残りのｎ−ｍビッ
トは、該最初の１までの２個の０はそのま＼そして該ｍ
ビットより下位側の残りのビア）ｎ−ｍ−１個は全て０
にして（全て１にしてもよい）ＤＡ変換回路１０へ与え
る。

上記ｍは、ＤＡＣの精度を保証するに必要なビット数と
する。

〔作用〕

ＤＡ変換回路１０へのｎビットディジタル入力を次の如
く表わし、上位側の最初の１（最上位有効ビット）はａ
ｎ−ｊ！−１であったとする。

ａ　ｒ＋ａｎ−１＋　”””＋　ａ　ｎ−１１＋ａｎ−
愛−ｌｌ　　”””＋　ａ　ｎ−北−ｎ＋ａ　ｌｌ−１
−ｓ−１＋　　”’　”’　　　ａ　　＋マスク回路１
２の出力は次の如くなる。

０＋Ｏ＋　”’　”’　＋０．ａ　ｎ−ＩＬ−１＋　”
’　”’　＋　ａ　、Ｉ−ｊ！−ｓ＋ｏ＋　”・”’　
＋０この出力の最初の０，０．・・・・・・、０は”　
Ｉｌｌ　ａｒｌ−１１・・・・・・ａ　ａ−ｆｆｉで、
皆Ｏであったものをそのま＼通したものである。次のａ
　ｎ−ｆｆ１−１＋”””＋ａｎ−ｊＬＭはａｎ−１−
１が上位側の最初の１であったので、該１と、続くｍ−
１ビットをそのま＼通したもの、そして最後の０、・・
・・・・、０はａ　＋＋−ｆｆｉ−ｍ−１＋・・・・・
・＋ａｌ　で、値の如何を問わず全て０にして（工にし
てもよい。以下この注釈は省略する）通したものである
。

この処理をするには、上位側の最初の１つまり最上位有
効ビットを検出する必要があり、検出回路１４はこれを
行なう。また、最上位有効ビットが検出されたら、該最
上位有効ビットを含む連続ｍビットをそのま＼通し、該
ｍビット以外は０として通すが、この制御を制御回路１
６が行なう。

このようにすると、ｎビットディジタル入力があっても
、その最上位有効ビットを含む連続ｍビットがＤＡ変換
されるだけで、該ｍビットより下位のビットは切捨てら
れ（０にするとき）またはオール１へ切り上げられるが
、ｍビットで精度は保証できるから、切捨て切上げ分は
無視できる。

そして、下位ｎ−ｍ−１ビツトを切捨て／切上げすると
、ＤＡＣの当該スイッチＳ　Ｒ−１１−１＋・・・・・
・＋　Ｓ　Ｉは０または１の状態に固定になり、前記１
桁上るときも一斉に切換わることはないから、凹陥部を
生じることがなく、単調性を保証できる。

本発明ではｍビットのＭＳＢ　（最上位有効ビット）が
ｎビット中下位にある程切捨て／切上げされるビット数
ｎ−ｍ−１は大になり、Ｂ、ｔ−Ｍ　Ｓ　Ｂがｎビット
中下位にある程この逆になるから、誤差範囲は第６図（
ｂ）の如くなる。

〔実施例〕

本発明のＤＡＣの実施例を、分解能１５ビツト、精度は
採用した８ビツトのＩ　ＬＳＢ、について示す。１５ビ
ツトの入力データで、ビットが立っている（１である）
最もＭＳＢ側のビット（最上位有効ビット）から連続８
ビツトをそのま一採用し、それより下位側のデータビッ
トをそのデータ値１゜０に関係なく全て１または０の同
じ値にする。この処理はマスク回路１２で行なうが、そ
の処理結果を次表に示す。各対の上段は処理前の人力デ
ータを、下段は処理後の該データを示す。本例では８ビ
ットより下位側のデータは０とする。

表　　　１ 第２図で２１．２２はプライオリティ・エンコーダ（８
−Ｌｉｎｅ　ｔｏ　３−Ｌｉｎｅ　　０ｃｔａｌ　Ｐｒ
１ｏｒｉｔｙ　Ｅｎｃｏｄｅｒ）で、０〜７はその８ビ
ツト入力、Ａ、　　ＢＣは出力、巳Ｉはイネーブル入力
、ＥＯは回出ツノである。エンコーダ２１．２２の回路
構成（２］。

２２も同し構成）を第４図に示す。出力ＡＯ，Ａ１、Ａ
２は前記Ａ、Ｂ、Ｃに相当する。ＧＳはグループシグナ
ル出力である。表２に機能表を示す。

／ ／ （なお、ａ　ＩＳ＋　　３１４＋　・・・・・・等と各
数値の間に。

が入るが、これは省略する） この処理には最上位有効ビットが入力１５ビット中のど
こにあるかを検出する必要があり（例１ではａ１５が最
上位有効ビット、例■ではａ１４が最上位有効ビット、
・・・・・・例■ではａｌｌが最上位有効ビット）、こ
れを行なう最上位有効ビット検出回路１４の具体例を第
２図に示す。

注 表 Ｘは任意レベル この表２に示すように、エンコーダ２１．２２は人力８
ビツト（２１は７ビツト）中の上位側から何番目に１が
あるか（反転しているのでＬがあるか）を２進数で示す
出力Ａ２．ＡＩ、ＡＯを生じる。このエンコーダはＬ（
ロー）アクティブであり、従って上位側のエンコーダ２
１のＥｌにはＬレベルを入力しておく。下位側のエンコ
ーダ２２は、上位側エンコーダ２１が最上位有効ビット
検出ができなかったときそのＥ○＝ＬをＥｌに受けてア
クティブになる。エンコーダ２１は上位８ビツトから最
上位有効ビットを探すので、入カフにはＨを入れて、こ
れは常にＯｌとしておく。本実施例で検出する最上位有
効ビン１−の位置は１５１４．１３．　・・・・・・８
の８種類であり、これをＤＣＢＡが１１１１．１１１０
．１１０１．・・・・・・１０００であることで表わす
。

マスク回路１２とその制御回路１６の具体例を第３図に
示す。３１．３２はデコーダ（３−Ｌｉｎｅｔｏ　８−
Ｌｌｎｅ　Ｄｅｃｏｄｅｒ）で、最上位有効ビット検出
回路■４の出力ＯＣ［ｌＡを受けて、この４ビット２進
数が表わす１，２，３．・・・・・・１５に従ってその
出力端０〜７の１つをＬとする。下位側のデコーダの出
力１〜７はそのま一上記出力１〜７に対応しくＯは不使
用）、上位側のデコーダ３２の出力Ｏ・・・・・・７は
、８・・・・・・１５に対応する。従って入力ＤＣＢＡ
が１１１１ならデコーダ３２の化カフがし、他の全出力
が１１となり、入力ＤＣＢＡが１１１０ならデコーダ３
２の出力６がし、他の全出力がＨとなり、以下これに準
する。

また、４１〜５５はナントゲート（５５のみ、１人力で
あるからインパーク）であり、その入力はＭＳＢ側から
各８個共通に、順次１つずつずらしながらデコーダ３２
の出力に接続される。即ち５５〜４８の入力は３２の化
カフへ、５４〜４７の人力は３２の出力６へ、・・・・
・・接続され、デコーダ３１の化カフへは４７〜４１０
入力が、同デコーダ３１の出力６へは４６〜４１の入力
が、・・・・・・接続される。

これらのナントゲート４１〜５５とデコーダ３１．３２
がマスクの制御回路１６を構成する。ディジタルデータ
のマスク回路１２は、アンドゲート６１〜７５が構成す
る。これら１５個のアンドゲートへ、１５ビツトのディ
ジタル入力が１ビツトずつ入力し、そしてこれらのアン
ドゲートの他方の入力に１５個のナントゲート４１〜５
５の出力が１つずつ人力する。

従って全最上位有効ビット検出出力ＤＣＢＡが１１１１
であって、デコーダ３２の化カフがＬになると、ナント
ゲート４８〜５５の出力がＨになり、アンドゲート６８
〜７５が開いて、１５ビツトデイジタル入力の最上位側
から８ビツトを出力する。ＤＣＢＡが１１１０ならデコ
ーダ３２の出力６がＬになり、ナントゲート４７〜５４
がＨレベル出力を生じ、アンドゲート６７〜７４が開い
て、１５ビツトデイジタル入力の最上位の次のビットか
ら８ビツトを出力する。以下これに準する。

〔発明の効果〕

以上説明したように本発明では、ｎビットデータ入力に
対してｎビットのＤＡ変換回路を用い、但しマスク回路
を用いてＤＡ変換回路に入力する有効ビットは最上位有
効ビットからｍビットのみとするので、下位ビットの変
化による単８１目性の欠落がなく、しかも精度は入力デ
ータに応じた一定比率（ｉ９ｍビットのＩ　ＬＳＢ）に
することができる。

本発明は、広いダイナミックレンジを必要とし、精度は
フルスケールに対する比率でなくアナログ出力に対する
比率での保証でよく、ＤＡ変換特性の単調性は不可欠な
場合有効であり、特にダイナミックレンジが広い制御信
号を、使用する帰還制御系で有効である。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は最上位有効ビット検出回路のブロック図、 第３図はマスク回路とその制御回路の回路図、第４図は
第２図のエンコーダの詳細を示す回路図、 第５図はＤＡ変換特性の説明図、 第６図はＤＡ変換誤差の説明図、 第７図はＲ−２Ｒ型ＤＡ変換器の回路図である。 第１図でＩＯはＤＡ変換回路、１２はディジタルデータ
のマスク回路、１４は最上位有効ビット検出回路、ＩＯ
はマスクの制御回路である。

Claims (1)

【特許請求の範囲】
1. １、複数（ｎ）ビットのＤＡ変換回路（１０）と、該複
   数（ｎ）ビットのディジタル入力を受け、１が立ってい
   るビットであって最も上位側にあるビットである最上位
   有効ビットから下位側の所定複数（ｍ）ビットと該所定
   複数ビットより上位側の０である全ビットをそのまゝ、
   そして該所定複数ビット（ｍ＜ｎ）より下位側の全ビッ
   トを１または０の一定値にして前記ＤＡ変換回路へ与え
   るディジタルデータのマスク回路（１２）と、該ディジ
   タル入力の該最上位有効ビットを検出する最上位有効ビ
   ット検出回路（１４）と、該検出回路の出力を受けて、
   マスク回路（１２）に前記ディジタル入力の処理をさせ
   る信号を生じるマスクの制御回路（１６）とを備えるこ
   とを特徴とするＤＡ変換器。