JPH0258848A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は半導体装置の製造方法に係り、特にトレンチ
型素子分離領域の形成方法に関するものである。

（従来の技術） 半導体装置における従来のトレンチ型素子分離領域の形
成方法を第２図を参照して説明する。

まず第２図（ａ）に示すように、シリコン基板１上に、
３００〜５００人厚の熱酸化膜２と２０００〜３０００
人厚のシリコン窒化膜３を形成する。

さらにその上に、約１．０μｍ厚にレジスト４を塗布し
、トレンチ（＃）を形成する部分のレジスト４を通常の
ホトリソ技術を用いて除去する。

次に、そのレジスト４を用いて第２図（ｂｌに示すよう
にシリコン窒化膜３と熱酸化膜２をエツチングした後、
レジスト４を除去する。その後、シリコン窒化膜３と熱
酸化膜２をマスクにして同図のようにシリコン基板１を
エツチングすることにより、このシリコン基板１に溝５
を形成する。この時の溝５の寸法は、幅が０．５〜０．
８μｍ、深さが０．８〜１．０μｍである。

次に、その溝５を埋めるようにして第２図（ｃｌに示す
ように全面に酸化膜６をＣＶＤ　（化学気相成長）法に
より１．０〜２．０μｍ厚に形成する。

最後に、第２図ｆｄｌに示すように、酸化膜６とシリコ
ン窒化膜３ならびに熱酸化膜２を、シリコン基板１の表
面が露出するまで全面エツチングすることにより、酸化
ｇｌ１６が基板１中に埋め込まれた素子分離領域を完成
させる。

（発明が解決しようとする課Ｈ） しかしながら、上記のような従来の形成方法では、溝５
形成時のホトリソ技術や、溝５内の酸化膜６の埋込み技
術に限界があるため、素子分離領域を０．５μｍより狭
くできないという問題点があった。

この発明は上記の点に鑑みなされたもので、トレンチ型
素子分離領域幅を従来技術の限界幅以下に狭くできろ半
導体装置の製造方法を捷供することを目的とする。

（課題を解決するための手段） この発明では、単結晶シリコン基板の表面部に溝を形成
した後、酸化膜の全面形成と異方性エツチングにより前
記溝の側壁部に素子分離領域として酸化膜を形成し、そ
の後、パラジウム層の形成と熱処理により、基板シリコ
ンが露出している前記溝底部にパラジウムシリサイド層
を形成した上で、前記溝を埋めろようにシリコンを堆積
させ、次に熱処理を行うことシこより、前記シリコンを
材料として、前記パラジウムシリサイド層を通して該パ
ラジウムシリサイド層の下部にシリコンをエピタキシャ
ル成長させ、アクティブ領域としての該シリコンエピタ
キシャル層て溝を埋め、最後に、前記エピタキシャル成
長に伴い溝上部に移動した前記パラジウムシリサイド層
を含む基板表筋上の不要な膜を除去する。

（作　　用） 上記のようなこの発明においては、単結晶シリコン基板
の表面部に溝を形成した後、酸化膜の全面形成と異方性
エツチングにより前記溝の側壁部に酸化膜が素子分離領
域として形成されろ。この素子分離領域（酸化膜）の幅
は２０００〜３０００人とし得ろ。また、残りの溝内は
、パラジウムシリサイドを用いたシリコンエピタキシャ
ル成長技術を使ってシリコンエピタキレヤルＲ（アクテ
ィブ領域）で埋められる。

（実　施　例） 以下この発明の一実施例を第１図を参照して説明する。

まず第１図１ａｌに示すように、（１００）の結晶方位
をもった単結晶シリコン基板１１上に、３００〜５００
人厚の熱酸化膜１２と２０００〜３０００人厚のシリコ
ン窒化膜１３を順次形成する。さらにその上に約１．０
μｍ厚にレジスト１４を塗布し、溝を形成する部分のレ
ジスト１４を通常のホトリソ技術を用いて除去する。

次に、そのレジスト１４をマスクとして第１図ｆｂ）に
示すようにシリコン窒化膜１３と熱酸化膜１２をエツチ
ングした後、レジスト１４を除去する。

さらに同図のように、残存シリコン窒化膜１３と残存熱
酸化膜１２をマスクにしてシリコン基板１１をエツチン
グし、このシリコン基板１１にＷ４１５を形成する。こ
の時の溝１５の寸法は、幅が最低でも１．３μｍ程度で
、深さが０．８〜１．０μｍである。

次に、溝１ｐ内壁を含む全面に第１図（ｃ）に示すよう
に酸化［５！１６を３０００〜４０００人厚にＣＶＤ法
で形成する。

しかる後、その酸化膜１６を異方性エツチング技術で、
溝１５底部の基板シリコンが露出するまでエツチングす
ることにより、第１図（ｄｌに示すように溝１５の側壁
部にのみ酸化膜１６のサイドウオール１６ａを素子分離
領域として形成する。ここで、サイドウオール１６ａの
幅は２０００〜３０００人となる。

次に、溝１５内を含む全面に、真空蒸着法を用いて、第
１図１ａｌに示すようにパラジウム（Ｐｄ）層１７を約
３００Ａｌに形成する。

その後、真空アニール炉（２〜５　Ｘ　１０　Ｔｏｒｒ
）を用いて、２８０℃、２０分間の熱処理を行う。

すると、パラジウム層１７が基板シリコンと接触してい
る溝１５底部においては、該パラジウムと基板シリコン
が反応して第１図ｆｆ＋に示すようにパラジウムシリサ
イド（Ｐｄ２５　ｉ）層１８が形成される。

その後、同図のように、その他の未反応パラジウムＮ１
１７を塩酸と硝酸と氷酢酸の混液（ＨＣＩ：　ＨＮＯ：
　ＣＨ３ＣＯ０Ｈ＝１：　１０：　１０）を用いて除去
する。

次に、第１図ｆｇｌに示すように、全面に真空蒸着法に
よってシリコン層１９を１．５〜２．０μｍ厚に形成し
、該シリコン層１９で溝１５を埋め込むようにする。

その後、真空アニール炉（２〜５　Ｘ　１０　　Ｔｏｒ
ｒ）を用いて、５００℃で熱処理を行う。すると、シリ
コンｌｌ１１９を材料として、パラジウムシリサイドＲ
１８を通して、該パラジウムシリサイド層１８の下部に
シリコン基板１１と同じ方位＜１００＞をもったシリコ
ンがエピタキシャル成長し、そのシリコンエピタキシャ
ル層２０で第１図ｆｈ）に示すように溝１５が埋め込ま
れるようになる。ここで、溝１５の深さに応じて熱処理
時間を設定する。その結果として、前記第１図（ｈ）に
示すように、シリコン基板１１の表面まで溝１５がシリ
コンエピタキシャル層２０で埋め込まれろようにする。

なお、シリコンのエピタキシャル成長速度は、熱処理開
始から約１８分までは約１２０人／ｍ　ｉ　ｎで、それ
以降は約１５人／ｍ　ｉ　ｎである。

最後に、第１図（ム）に示すように、シリコン基板１１
表面が露出するまで上層膜、具体的には残存シリコン層
１９、シリコン窒化１１１ｊｌ　３、熱酸化膜１２、酸
化膜サイドウオール１６ａの一部、前記エピタキシャル
成長により溝上部に移動したパラジウムシリサイドＩ’
！１１８をドライエツチングにより除去する。以上によ
り、２０００〜３０００人幅の酸化膜サイドウオール１
６ａが素子分離領域として基板１１内に埋め込まれ、そ
の素子分離領域の内側が活性領域としてのシリコンエピ
タキシャルＮＪ２０で埋め込まれた構造が完成する。

（発明の効果） 以上詳細に説明したように、この発明の製造方法によれ
ば、シリコン基板に形成された溝の側壁部に、酸化膜の
全面形成と異方性エツチングにより、酸化膜からなる素
子分離領域を形成し、残りの溝内は、パラジウムシリサ
イドを用いたシリコンエピタキシャル成長技術を使って
シリコンエピタキシャル層（アクティブ領域）で埋めろ
ようにしたので、２０００〜３０００人幅の狭い素子分
離領域を形成でき、半導体装置の高密度化が図れる。

【図面の簡単な説明】

第１図はこの発明の半導体装置の製造方法の一実施例を
示す工程断面図、第２図は従来のトレンチ型素子分離領
域の形成方法を示す工程断面図である。 １１・・単結晶シリコン基板、１５・・・溝、１６・・
・酸化膜、１６ａ・・酸化膜サイドウオール、１７・・
パラジウム層、１８・・・パラジウムシリサイド層、１
９・・・シリコン層、２０・・シリコンエピタキシャル
層。 第 図 」（噛号萌−デ）色イｊ゛ｊの工形１行面図第１図 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 （ａ）単結晶シリコン基板の表面部に溝を形成した後、
   酸化膜の全面形成と異方性エッチングにより前記溝の側
   壁部に素子分離領域として酸化膜を形成する工程と、 （ｂ）その後、パラジウム層の形成と熱処理により、基
   板シリコンが露出している前記溝底部にパラジウムシリ
   サイド層を形成する工程と、 （ｃ）その後、前記溝を埋めるようにシリコンを堆積さ
   せる工程と、 （ｄ）その後、熱処理を行うことにより、前記シリコン
   を材料として、前記パラジウムシリサイド層を通して該
   パラジウムシリサイド層の下部にシリコンをエピタキシ
   ャル成長させ、アクティブ領域としての該シリコンエピ
   タキシャル層で溝を埋める工程と、 （ｃ）その後、前記エピタキシャル成長に伴い溝上部に
   移動した前記パラジウムシリサイド層を含む基板表面上
   の不要な膜を除去する工程とを具備してなる半導体装置
   の製造方法。