JPH0260175A

JPH0260175A - １０↑−↑１↑５秒３端子スイッチ及び垂直トンネル接合

Info

Publication number: JPH0260175A
Application number: JP63193564A
Authority: JP
Inventors: M Faris Sadeg; エム．ファリスサデグ
Original assignee: Hypres Inc
Current assignee: Hypres Inc
Priority date: 1988-08-04
Filing date: 1988-08-04
Publication date: 1990-02-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、超電導菓Ｗｔ回路技術に関し、特にそのよう
な技術と共に用いるための新規な回路素子に関する。

〔従来の技術〕

超電導技術に関する背景になる情報は、ファリス（Ｐ　
ａｒｉｓ）によるｒＶＬｓＩ超電導技術＋（ＶＬＳＩ　
　ＳｕｐｅｒｃｏｎｄｕｃＬｉｎｇ　Ｔｅｃｈｎｏｌｏ
ｇｉｅｓ）（１９８３）のＶＬＳＩにおけるハードウェ
アー及びソフトウェア７　（ｌｌａｒｄｗａｒｃ　ａｎ
ｄ　Ｓｏｆｔｗａｒｅ　Ｃａｎ＋ｃｅｌ＋ｔｓ　ｉｎ　
ＶＬＳＩ＞の第９章（１７７〜２３８頁）（以下、゛ノ
アリス１９８３”と呼ぶ）、及びザッペ（Ｚ　ａｐｐｅ
）の［ジョセフソンコンピューター技術Ｊ（Ｊｏｓｅｐ
ｈｓｏｎ　Ｃｏ＋ａｐｕｔｅｒ　Ｔｅｅｈｎｏｌｏｇｙ
）に見ることができる。ファリス１９８３には多くの既
知の超電導回路構造体の他によく知られたジョセフソン
接合が記載されている。それは、次のことを含めた既知
の超電導装置及び回路の問題点及び限界の多くを指摘し
ている。

１）　　　のスイッ　゛・（匪堺ジョセフソン接合を用いた殆んどの超電導回路は、第１
（ａ）図、第１　（ｂ）図、第１（ｃ）図に示されてい
る三つの等価な回路の一つとして設計することができる
。第１（ｄ）図は、接合自体に等価な回路を示している
。そのような回路の各々の接合が非電圧状君から電圧状
態ヘスイッチすると、ゲート電流１ｇの一部は、第１（
ａ）図、第１（、ｂ）図、第１（ｃ）１夫々に対し、次
のトランスファ時間をもって負荷へ伝達される： τ　　ｏｅ　ＲＬ　ＣＪ（Ｒ，た７：０）上式中、Ｃｊは接合キャパシタンス、Ｖｇは接合のギャ
ップ電圧、Ｖ　ｏｕｔは接合を横切る電圧、ＲＬ及びＬ
ｔ、は夫々負荷抵抗及びインダクタンスである。勿論目
的は、できるだけ多くの電流をできるだけ速く負荷へ伝
達することである。これらの時間は、接合キャパシタン
ス０の限界で、次の式によって与えられる真性ジョセフ
ソン接合の応答時間よりもはるかに大きく、はるかに制
約されているのが典型的である：、、　　　−ｉ− ＋ｎｔｒ　　　２Δ 式中、Δは超電導エネルギーギャップである。その限界
は、速度及び密度が極端に重要になるメモリー用途では
、最も厳しく感じられる。典型的なメモリー形状ははハ
リス１９８３の２０８〜２２９頁；ファリスその他、「
ジョセフソン技術キャッシュメモリーの基本的設計Ｊ　
（Ｂａ５ｉｃ　Ｄｅｓｉｇｎ　ｏｒ　ａ　Ｊｏｓｅｐｈ
ｓｏｎ　Ｔｅｃｈｎｏｌｏｇｙ　Ｃａｃｂｃ　Ｍｅ＋＋
ｏｒｙ）　（ｔ　Ｄ　Ｍ　　Ｊ　、　ｏｆＲｅＳ、　＆
　ＤｅｖｃｌｏｐｍｅｎＬ、Ｖｏ、１．２４　（１９８
０）　ｐｐ、１４：（〜１５４）　（以Ｆ、°°ファリ
スその他１９８０”と呼ぶ）；−及びゲレ（Ｇ　ｕｅｒ
ｅｔ）その他、［単一フラックス１子セルをもつジョセ
フソンコ　ンピューター主メモリーについての研究］（
ＩｎｖｅｓｔｉｇａＬｉｏｎｓ　ｆｏｒ　ａ　Ｊｏｓｅ
ｐｈｓｏｎ　Ｃｏｍｐｕｔｅｒ　Ｍａｉｎ　Ｍｅｍｏｒ
ｙ　ｗｉＬｌｔ　Ｓｉｎｇｌｅ−Ｆｌｕｘ−Ｑｕａｎｔ
ｕｍ　Ｃｅ１ｌｓ）　（Ｉ　Ｂ　Ｍ　　Ｊ　、　ｏｆ　
Ｒｅｓ、　＆　Ｄｅｖｅｌｏｐｍｅｎｔ、Ｖｏｌ、２４
　（１９８０）　ｐｐ、１５５〜１６６１に記載されて
いる。これらの文献から、典型的なメモリーは、高イン
ピーダンス電流路（第１（ａ）図のような設計）及び（
又は）長いメモリーアクセスループ〔（第１　（ｂ）図
のような設計〕に出入りする電流の伝達によって作動す
ることがわかる。速度を改善するため、ファリスその他
１９８０論文の１４９頁には。

つの代わりに二つの直列結合された駆動ゲート（インタ
ーフェロメーター）を用いるのが望ましいことが認識さ
れている。伝送線がそれらの特性インピーダンスをもっ
て終わっている回路（第１　（ａ）図）では、二つの直
列結合されたキャパシタＣｊがＣｊ／２の全キャパシタ
ンスを有するので改良がみられる。誘導特性をもつ回路
（第１（ｂ）図）では、有効ギャップ電圧が２倍になっ
て２Ｖｇになるので改良がみちれる０両方の状況とも、
関連ある電ａ　ｌ・ランスファ時間を半分にする結果に
なる。全キャパシタンスを半分にすることも、第１（Ｃ
）図の回路で５ＱＲ（１／２）の係数に相当してスイッ
チング時間を減少する。

電流伝送速度を上げるためのこの案は、幾つかの理由か
ら３又は４以上の直列ゲートには拡張できない、先ず第
一に、速度の利点は、全てのゲートが同時にスイッチす
る場合だけ、即ち負荷へエネルギーを伝達させるのに必
要な時間が、最初と最後のゲートをスイッチするの時間
間隔よりも、はるかに大きい場合にのみ得られる。ゲー
トは物理的に離れており、一つのゲートと別のゲートと
の間Ｑ距離を制御電流が横切るのにある長さの時間が必
要なので同時性は達成するのが困難である。

製造上の不整合の影響を最小にし、接合がスイ・ノチし
てもしなくてもよい中間的領域にある時間の長さを最小
にするために、幾つかのゲートを非常に速いバッファに
よって駆動しなければならない。

そのようなバッファは、チップ上かなりの場所を占め、
従って、メモリーの全密度を減少する。更に、幾つかの
ゲートは、それらが制御信号に同じ用に応答するように
、それらの構造が実質的に同じでなければならない、こ
のことは、極めて狭い製造許容誤差を必要とし、それは
達成するのが困難である。更に、駆動ゲートはメモリー
アクセスループ伝導体の間のピッチでも通常整合してい
なければならない、何故なら駆動ゲートは、通常メモリ
ーセルアレーの二つの隣接した端（一つはＸ、一つはＹ
に対するもの）に沿って置かれているからである。もし
一つの駆動回路がそのピッチを越えると、それは、次の
駆動回路の場所と重なり始めるであろう。従って、直列
駆動ゲートを追加すると、メモリーセルアレー自身の密
度に望ましくない制限を課すことになる。

２）　共振Ｕジョセフソン接合の電圧−電流関係は次の二つの式によ
って律せられることが示されて０る：（１）Ｉ、＝　　
Ｉ　　（Δ）ｓｉｎ（φ　−φ２）ｊ　　　０　　　　
１（２＞　ｖ　、　＝＝　Ｏｏ　　ｄ　（φ　−φ２）Ｊ
　　２π　ｄｔ　　　を式中、φ、及びφ２は二つの超電導体の超電導オーダー
パラメーターの位相であり、■ｊは接合を横切る電圧で
あり、Φ。は単位フラ・ｙクス量子（２，０７×１０〜
＋　ｓ　Ｗ　１．　）である。もし式（２）を積分し、
φφ２について解き、その結果を式（１）へ入れると、
接合を通る電流■ｊは、それを通る電圧に従って振動す
るであろうということが分かる。Ｄ、Ｃ，電圧Ｖ　ｊ　
＝　Ｖ　ｄＣの場合、ジョセフソン振動周波数は、約ｆ
ｊ／　Ｖ　ｄｅ＝　４８３Ｇ　Ｈｚ／　＋ａＶである。

これは所謂ＡＣＣジョセフソン果である。

多くの実際的超電導回路は、単な、るジョセフソン接合
の代わりにスイッチ素子としてインターフェロメーター
を用いている。２接合インターフェロメーターの例は、
第２（ａ）図に示されている１図から判るように二つの
接合がインダクタによって一緒に結合されており、各々
のジョセフソン振動は、互いに影響を与えると考えるこ
とができる。

第一近似として、各接合を通る電圧は次のようになる。

Ｖｊ＝　　Ｖｄｃ＋　ｖ　５ｉｎ（ωｒｆ１）これを上
記式（１）及び（２）へ入れ、インターフェロメーター
の他の成分を代入すると、インターフェロメーターを通
る電流の振動は、（２ｎ＋　１）Ｖｒの別々の共振電圧
で表れるであろう、この場合、である。ここでＬは主イ
ンダクタンスの値であり、Ｃｊは二つの接合の各々のキ
ャパシタンスである（この例の目的からは同じであると
考えられる）、インター７エロメーター共振は、ザッペ
及びランドマン（Ｌａｎｄｍａｎ）による「ジョセフソ
ン　インターフェロメーター装置の共振現象の解析」（
＾ｎｎ１ｙｓｉｓｏｆ　Ｒｅ５ｏｎａｎｃｅ　Ｐｈｅｎ
ｏｍｅｎａ　ｉｎ　Ｊｏｓｅｐｈｓｏｎ　Ｉｎｔｅｒｆ
ｅｒｏｍｅＬｅｒ　　Ｄｅｖｉｃｅｓ）（Ｊ　　、Ａｐ
ｐｌ、Ｐｈｙｓ、、Ｖｏｌ、４９．　　ｐｐ。

３４４−３５０　（１９７８））に記載されている。

インターフェロメーターの電流ステップの振幅は、回路
中のスイッチング素子として装置を使用するのを妨害す
るほど充分大きくなることがあや。

この妨害は、インターフェロメーター　Ｉ−Ｖ特性１０
を、その上に重ねて示された抵抗負荷線１２と共に示し
ている第２（ｂ）図を参照することにより理解すること
ができるであろう、第１（ａ）図の如き回路（接合がイ
ンターフェロメーターによって置き換えられている）は
、この種の特性を生ずるであろう、インターフェロメー
ター曲線１０は、Ｖ−〇の時流れる０でないジョセフソ
ン　ゲート電流Ｔｇを示す部分１４、及び基本波及び第
一高調波電圧Ｖｒ及び２Ｖｒの所に位置する二つの電流
ステップ１６を含んでいる。

スイッチ素子は、印加された磁場を変えることにより、
インターフェロメーターの最大ジョセフソン電流レベル
が！鏑から■１へ減少するように操作されるものと仮定
する。亦、印加したゲート電流■「は、大きさが■−と
■１の間にあると仮定する。最大ジョセフソン電流レベ
ルがＩｓである時、全ゲート電流Ｉｇは接合を通って流
れ、接合は、非電圧状層のままになっている。最大ジョ
セフソン電流レベルがＩｎ’へ低下すると、接合は理想
的には第２（ｂ）図の１８で示した電圧状態へスイッチ
するであろう、その時装置を通る電圧Ｖｖは、ＩｇＲに
よって与えられるであろう。ここでＲは、負荷抵抗ＲＬ
の並列組み合わせであり〔第２（ａ）図には示されてい
ない〕、電圧は、接合抵抗Ｒｊ（Ｖ　）に依存する。

しかし、第２（ｂ）図に見られるように、共振電流ステ
ップの幾つかの振幅は、負荷線１２に°交わる程充分大
きい、従って、Ｖ＝ＯからＶ＝Ｖｖヘスイッチする代わ
りに装置は電流ステップ１６によって表される共振モー
ドに飛び込むであろう、装置はこれらのモードでは、非
常に低い抵抗をもっているので、それによって負荷への
希望の電流供給を妨げる。更に、装置は誤ったやり方で
一つの共振モードから他のモードへ飛び込むことがある
。

どの場合でも、接合が直ちにＶｖヘスイッチできないと
、接合の論理装置としての有用性を妨げることは認めら
れるであろう。

共振問題に対する一つの回答は、ザツペによる米国特許
筒４．１１７，５０３号に記載されている。それは、共
振を吸収させるため、インターフェロメーターの主イン
ダクタンスを通るダンパ抵抗ＦＬｄを接続することを含
んでいる。この解決法は、低インダクタンスのダンパ抵
抗を用いる必要性が、その特許の第５図に示されている
ような形態を使用することを必要とするので、限界をも
っている。

これは、ある情況下では、望ましくないか又は不便であ
ろうし、従って、回路設計の融通性に不当な制約を課す
ことになる。その形態は、達成できる回路密度にも制約
を与える。更にハリス（Ｈａｒｒｉｓ）による「ジョセ
フソン　インターフェロメーター論理装置の作動遅延」
（Ｔｕｒｎ−ｏｎ　Ｄｅｌａｙ　ｏｆ　Ｊｏｓｅｐｈｓ
ｏｎ　１ｎｔｅｒｆｅｒｏａｅＬｅｒ　Ｌｏｇｉｃ　Ｄ
ｅｖｉｃｅｓ）［Ｉ　Ｅ　Ｅ　ＥＴｒａｎｓ、　ｏｎ　
Ｍａｇｎｅｔ’ｉｃｓ、　Ｖｏｌ、　ＭＡＧ−１５，ｐ
ｐ。

５６２−５６５　（１９７９））に報告されているよう
に、ダンパ抵抗を付加することは、前に存在していなか
つた作動遅延因子を導入することになる。

共振現象は、単なるジョセフソンでも、もしそれらの接
合が゛°点゛′接合として取り扱うには余りにも大きく
作られている場合にも見られる。これらは、ザッペの「
ナノ秒未満の範囲でのジョセフソン　トンネル接合の動
的挙動」（Ｄｙｎａｍｉｃ　１ｌｃｈａｖｉｏｒｏｆ　
　Ｊｏｓｅｐｈｓｏｎ　　Ｔｕ＋＋ｎｃｌ　　Ｊｕｎｅ
Ｌｉｏｎｓ　　ｉｎ　　Ｌｌｔｅ　　５ｕｂｎａｎ。

５ｅｃｏｎｄ　Ｒａｎｇｅ）　（Ｊ　、Ａｐｐｌ、Ｐｈ
ｙｓ、、　Ｖｏｌ、４４．　ｐｐ８６５−８７４　（１
９〕３）〕に記載されており、その中で適用されている
一つの解決法がマチソ（Ｍ　Ｂｊｉｓｏｏ）及びザッペ
による米国特許筒３，９０６，５３８号に与えられてい
る。

３）　久工±ｚｊ上ジョセフソン接合は通常ラッチング装置である。

それが非電圧状態から電圧状態ヘスイッチした時、それ
は、ゲー１−　を流がＯに減少されるまでＳ眼にそのま
まになっているであろう、これは論理用としては不便で
ある。何故ならそれはＡＣゲート電流が装置を周期的に
再設定するために用いられなければならないことを意味
するからである。組合わせ回路がその機能を果たし、−
層多くのデーターに対し直ちに使用される速度は、この
ＡＣＣゲート型流の周波数によって限定される。ラッチ
ング論理回路は、特別な電力供給及び電力分布計画も必
要とし、例えば、そのようなことは、アーネッ）・（Ａ
　ｒｎｅｔｔ）及びヘレル（１−１ｅｒｒｅｌｌ）によ
る「ジョセフソン　インターフェロメーター　ラッチン
グ論理回路のための制御されたＡＣ電力」（Ｒｅｇｕｌ
ａｔｅｄ　ＡＣｌ’ｏｗｅｒ　ｆｏｒ　Ｊｏｓｅｐｈｓ
ｏｎ　ＩｎＬｅｒ４ｅｒｏａｅＬｅｒ　Ｌａｔｅｌｙｉ
ｎｇ　Ｌｏｇｉｃ　Ｃ１ｒｃｕｉｔ！り［Ｉ　Ｅ　Ｅ　
Ｅ　Ｔｒａｎｓ、　ｏｎ　ＭａｇｎｅＬｉｃｓ、　Ｖｏ
ｌ、　ＭＡＧ−１５，ｐｐ、５５４−５５７　（１９７
９））に記載されている。

これらの問題を避けるため、非ラッチングモードで作動
する多くの回路が設計されている。そのようなモードは
、もし装置を横切る電圧Ｖｊが次式で午えられる自動再
設定電圧Ｖａｉｎ（Ｉｃ）を決して越えないならば達成
される。

一！−ｃ、ｖ　ラ　＝上バユ１目１２　　　」　＋ｕｎ　　　　　２π 第３（ａ）図は印加制御電流ｒｃの関数として典型的な
Ｖ　ｗｉｎの変動を示している。それはＩｃについて周
期的であり、夫々Ｖ頂ｉｎｈ及びＶ　ｍ１ｎｌの最大及
び最小値を有する。これらの値は０．４ｍＶ位である。

曲線の下の影をつけた領域は、接合の非電圧状態を表し
、曲線の上の領域は、電圧状態を表す。もし負荷を、電
圧状態のＶｉが常に曲線より下にあるように選択すると
、どの菫の制御電流でも接合を電圧状態ヘスイッチさせ
られないであろう０反対に、もしＶｊが常に曲線より上
にあると、仮えＩｅが０になっても接合は電圧状態にな
っているであろう、ｖｊがＶｍｉｎｌとＶ＋ｍ１ｎｈと
の間に留とまっている場合にのみ、適当なｒｅを印加す
ると接合は、電圧状態ヘスイッチし、Ｉｃを除くとスイ
ッチして非電圧状態へ戻る（即ちそれ自体再設定される
）、このことは、第３（ｂ）図に示されている。

非ラッチング操作を達成するためには、負荷は、接合が
電圧状態にある時、その接合を通る電圧ＶｖがＶｍｉｎ
ｌとＶｍｉｎｈとの間にあるように選択されなければな
らない、これは非常に狭い範囲であり、満足しにくい狭
い処理許容度を必要とする。やはり第３（ｂ）図に示さ
れているように制御電流１ｃの有用な範囲も制限される
。負荷が末端伝送線である回路では、伝送線インピーダ
ンスは、希望の負荷線傾斜を得るためには、１０位で非
常に小さくなければならない、そのような伝送線は非常
に幅広く作られなければならず、それは低密度、低速及
び低収率をもたらす。

４、乞不Ｚジョセフソン接合は、Ｉｇ／Ｉｃとして定義されるゲイ
ンを有する２電流装置である。その閾値に近いバイアス
をかけると、この、ゲインは原理的には大きくすること
ができる二しかし実際には、屡々１より小さい、何故な
ら接合は、ノイズ源による意図しないスイッチングを避
け、ＬＳＩ環境で、必然的なパラメーター変動に順応す
るように、その閾値より充分低くバイアスされるからで
ある。

誘導ネットワーク（インターフェロメーター回路）又は
抵抗ネットワーク（電流注入回路）の形に複数の接合を
配列することにより、１より大きなゲインを得ることが
できる１例えば、インターフェロメーターの如き、トラ
ンスフォーマ−でカップルされた装置では、電流ゲイン
は、制御巻き線に大きなインダクタンスを用いるか、或
は一つより多くの制御巻き線を用いることにより達成さ
れることができる。しかし、そのようなゲインは、常に
一層広い領域を犠牲にしており、大きなチップ収率を得
るためには、パラメーター許容度に厳しい制御を必要と
する０重要なパラメーターは、閾値電流Ｉ　ｍ（Ｉ　ｅ
）、電力調節、抵抗、及び接合キャパシタンスである。

閾値電流変動は、それらが領域及び電流密度の変動に依
存するので、１０％より低い許容度で制御するのに最も
考えさせられるもののである。後者は、トンネルバリア
の厚さに依存する。バリアの厚さは、数十人しかないの
で、トンネル確率の指数関数的厚さ依存性の結果として
、１人の何分の−かの変動内で均一でなければならない
。更に電流ゲインを得るためにインターフェロメーター
構造に頼ることは、上で述べた如く共振を生ずるので望
ましくない、今日まで提案されてきた超電導装置で、大
きな信号に対し、電圧ゲインを得ることができるものは
一つもない。

ゲインを得ることが困難なため多段階回路は設計し、製
造するのが困難である。それは低温環境から室温環境へ
の伝達も困難にしている。何故なら、超電導回路に用い
られる電圧振れは、ｓ＋Ｖの単位であり、室温技術で用
いられる電圧振れは■の単位であるからである。効果的
な伝達のなめには大きな電圧が必要になるであろう。

５）Ｌｌ！スイッチ素子を最も有用にするため、出力信号を入力信
号から絶縁するのが望ましい、即ち、入力信号の適当な
変化は、出力信号に影響を与えるべきであるが、出力信
号のどんな変化も、仮え外部からの影響によるのでも、
入力信号にはせいぜい無視できる影響しかもたないのが
よい、２電流装置である単なるジョセフソン回路は、こ
の条件は満足しない、四電流受動素子であるトランスフ
ォーマ−は、ジョセフソン回路に絶縁を与えるために用
いられる。−次は、入力Ｉｃが流れ、二次は接合自体（
この場合ｌ・ランスフォーマ−の磁場は直接臨界電流レ
ベルを低下させる働きをする）、又は接合に接続された
別のループ（この場合、電流が誘導され、ｉｇに付加さ
れ、その臨界電流を越えると接合をスイッチする）であ
る、　１に者は第２（ａ）図に示されている。トランス
フォーマ−カップリングは、絶縁を達成するための人工
的手段に過ぎず、ジョセフソン装：６自体の微視的レベ
ルでの作動はしない、従って、それは、接合に用いられ
るフィルム及びバリアの物理的大きさよりもはるかに大
きい。回路密度は、能動素子によってではなく、絶縁を
与えるのに必要な受動素子によって限定される。

３電流超電導トランジスターはグレイ（Ｇｒａｙ）によ
る米国特許第４，１５フ、５５５号に記載されている。

この装置は、絶縁を与えるが、多くの池の点で、ひどく
制限される。特にそれは、超電導の観点から次善の材料
を用いて作られなければならず、その出力レベルは、デ
ジタル用途で用いるには小さすぎる。

米国特許第４，３３４，１５８号には、上述の問題の多
くを解決するか又は回避するクイテロン（Ｑｕｉｖｅｒ
ｏｎ）と呼ばれている別の超電導装置が記載されている
。クイテロンは、ファリスの１クイテロンＪ〔Ｐ　ｂｙ
ｓｉｅａ、　　Ｖｏｌ、１２６Ｂ　　　ｐｐ、１６５−
１７５（１９８４））　　に更に記載されている。それ
は、閾値電力密度を有するトンネル接合を具え、その密
度より高いと超電導電極の超電導ギャップが消える。そ
の装置は、準粒子を超電導体へ多景に注入することによ
り作動し、ジョセフソン効果を用いていない、しかし、
クイテロンは充分な電圧ゲインをもたず、大きな充分な
電圧の振れを示さない。クイテロンは、比較的遅い装置
であり、ジョセフソン接合より一層遅い。

〔本発明が解決しようとしている課題〕従って、本発明
の目的は、］二記聞題点の幾つか又は全てを回避する手
段を与えることである。

本発明の別の目的は、複数の接合を同時にスイッチする
新規なスイッチ素子を与えることである。

本発明の更に別な目的は、非常に緻密な構造で作ること
ができる３電流超電導装置を与えることである。

本発明の更に別の目的は、電圧ゲインを有し、非ラッチ
ング操作を示すことができる超電導スイッチを与えるこ
とである。

本発明の更に別の目的は、共振を示さないように設計す
ることができる超電導スイッチを与えることである。

本発明の更に別の目的は、一つのスイッチの出力を用い
て、第二のスイッチの入力を駆動し、その第二スイッチ
の状態を、そのような入力が存在する時、変化させるこ
とができる、識別可能な出力状態を有する超電導スイッ
チを与えることである。

本発明の更に他の目的は、極めて速いスイッチを与える
ことである。

本発明の更に別の目的は、非ラッチングモードで作動す
る回路素子を与えることである。

本発明の更に別の目的は、絶縁を示す回路素子を与える
ことである。

本発明の更に別の目的は、デジタル及び非デジタル用途
でジョセフソン接合に置き換えることができる回路素子
を与えることである。

〔課題を解決するための手段〕

これら及び他の目的は、本発明番こ従い、隣接した接合
の超電導電極が共有されるように、緊密にカップルされ
たやり方で垂直に積み重ねられた接合を有するスイッチ
を与えることにより達成される。装置の物理的状態のた
め、一つの接合を電圧状態ヘスイッチさせるのに充分な
外部からの影響でも、ドミノ効果により、その積層体中
の他の接合全てをスイッチさせ、ｍ層体全体が一つの接
合として働くことになるであろう、そのようなスイッチ
は、接合を横に配置しても作ることができるであろうが
、そのような接合は緊密（Ｌｉｇｈｔ）なカップリング
を達成するためには約１０００人より短い間隔で作られ
なければならないであろう、垂直トンネル接合構造は、
緊密なカップリングが必須にはならない非デジタル的用
途でも有用であろう、しかしこれらの用途でも緊密なカ
ップリングは有利であろう。

本発明を、その特別な実施例に関して記述する。

図面を参考にするが、図中、同様な部材は同じ番号で示
されている。

第４（ａ）図には、本発明による３電流垂直トンネル接
合（ＶＴＪ）が示されている。そ・れは頂部超電導体２
２及び底部超電導体２４を有し、それらの間に四つの超
電導体層２８．３２．３６及び４０、及び五つの非常に
薄いバリア層２６．３０．３４．３８及び４２が挟まれ
ている。超電導体及びバリア層は、超電導体層の各対の
間にバリア層が存在するように交互に積み重ねられてい
る。頂部超電導体２２は出力電流であり、底部２４は共
通で、底部超電導体２４に最も近い超電導体４０は入力
電流である。Ｎ＝５のバリア層を有するＶＴＪが示され
ているが、Ｎ＝１より大きなどんな数の層でも満足でき
るであろう。

バリア層は、各バリア層がその二つの隣接した超電導体
と共に接合を形成する・きをするように充分薄く作られ
ている。各接合が隣のものに緊密にカップルされている
限り、全積層体は、ドミノ効果により単一の接合として
スイッチするであろう。

操作上装置は、積層体を垂直に通過するゲート電流１．
でバイアスされ、この場合、ゲート電流は、積層体中の
どの接合の最低閾値電流レベルよりもわずかに低い、制
御電流Ｉｃが適用されていない場合、積層体中の接合は
全て電圧０の状態にあるであろう、接合を分離する層は
全て超電導体なので、ＷＩ層体を通る全電圧降下は０で
あり、負荷４４へ送られる電流はＯである。充分な制御
電流Ｉｃを入力電流４０へ注入し、底部接合を電圧状態
へスイッチさせると、直ちに積層体中の全ての接合が実
質的に同時にスイッチする。それによってゲート電流は
、負荷へ伝送される。

本発明による垂直トンネル接合は、従来のジョセフソン
接合よりも少なくとも三つの主たる利点を有する。一つ
は、ＶＴＪは、直列結合されたＮ個の接合を有するので
、全キャパシタンスＣｖｔｊは１／Ｎに減少する。それ
らは、緊密にカップルされているので、ＶＴＪ中の第一
の接合から最後の接合までのスイッチ時間は、負荷へエ
ネルギーを伝達するのに必要な時間よりも本質的にはる
かに短い。制御電流が空間的に離れたゲート間の距離を
横切る必要はなく、制御電流が非常に速いバッファーに
よって駆動される必要もなく、全ての接合が同じに作ら
れている必要もない、ＶＴＪは、単一のジョセフソン接
合より大きな面積をチップ上で占めることはない。何故
ならＶＴＪを構成する接合は垂直に積み重ねられている
からである。

キャパシタンスの減少は、それに相応してスイッチ速度
に改良をもたらす、第１（ａ）図のような回路では、ス
イッチ時間定数は１／Ｎに減少する。

第１〈ｃ）図のような回路では、それはｌ　／　Ｎ　１
７２に減少する。上で定義した真性応答時間もそれに従
って減少する。もし選択された超電導体がＮｂＮで、Ｎ
　＝　１００であるならば、スイッチの真性応答時間は
、キャパシタンス０の限界で約ＩＱ−Ｉ　５秒へ減少す
る。

キャパシタンスの減少も、従来の回路でそのような問題
を起こす共振を厳しくダンプさせるのに用いることがで
きる。前に述べた如く、２接合インターフェロメーター
の共振は、例えば（２ｎ＋１）Ｖｒの電圧段階で起きる
。ここで、（例として、その二つの接合は同一のキャパ
シタンスＣｊをもつものと仮定する。）もし装置を、ギ
ャップ電圧Ｖｇの１／２より高くこれらの段階を押し」
二げるように作ることが出来るならば、接合の厳しい自
然的ダンピング作用によって、共振が回路繰作を妨害し
ないようにできるであろう、この技術は、前に言及した
マチソ及びザッペによる米国特許第３，９０６，５３８
号ノ第４　ｍ、第１６行〜３２行ニ言及されている。し
かし上記式によれば、これは、接合キャパシタンスＣｊ
又はインターフェロメーター　インダクタンスＬの減少
を必要としたであろう。両方とも、ゲイン、インターフ
ェロメーター操作窓、及び雑音不感性に関連した種々の
要件に絡らんでいる。接合キャパシタンスの減少は、接
合領域を縮小することによって達成できたであろうが、
それは同時にＩ−を雑音領域へ減少することになったで
あろう、同様に、インターフェロメーター　ゲイン及び
操作窓の要件は、Ｌをほぼ０．２５Φ。／Ｉａ＋に固定
する。しかし、本発明によりて作られたＶＴＪをジョセ
フソン接合の代わりに用いると、キャパシタンスは、共
振をギャップ電圧の半分より高く押し上げるのに必要な
どんな因子によっても減少させることができる。ＶＴＪ
は単なるジョセフソン接合の問題の多くを回避し、それ
によってインターフェロメーター型構造に顆る必要をな
くしていることに注意すべきである。

共振に関する目的から、前述したようにＶ　Ｔ　、Ｊの
各接合を点接合として処理することができるので、ＶＴ
Ｊ自体はは問題を起こす共振問題をもたない。

装置キャパシタンスの減少によって得られる他の利点は
、自動再設定電圧Ｖａｉｎの増加である。

前に論じた如く、Ｖ＋ｍｉｎは次の式で与えられる。

ＣｊＶ２ｍｉｎ　＝　　ＩｍＯ。

２　　　　　　２π 従って、キャパシタンスをその１／Ｎに減少させると、
ＶａｉｎがそのＮ１′２倍に増大するであろう。

従って、従来の接合を非ラッチング操作するために必要
な低水準に負荷抵抗を保つことは、もはや重要ではなく
なり、それによって出力電流を送るのに一層狭く、−層
緻密に詰まった伝送線を用いることができる０個々の負
荷抵抗器は積層体中の各接合にとって不必要であること
に注意すべきである。全積層体は単一の積層体として働
くので、全積層体を分流する単一の抵抗器で充分である
。

更に、Ｖｍｉｎ　−Ｖｍｉｎｌで与えられる非ラッチン
グ操作を可能にする電圧状態の電圧Ｖｖの範囲も、Ｎ１
″倍大きくなるであろう。これは負荷抵抗の許容誤差の
条件を緩める０両方の改良によって、非ラッチング式の
操作のための一層密な回路は一層製造し易くなるであろ
う。

本発明によって与えられる従来技術に勝る第二の主な利
点は、電圧ゲインである＠Ｎ層のＶＴＪは一つのジョセ
フソン接合によるより多くの制御電流をスイッチする必
要はないが、負荷のない電圧出力はＮ倍に増加し、ＮＶ
ｇになる。従って、第１（ｂ）図に示されているような
回路にとっては、ス、イッチ時間定数τ、はその１／Ｎ
に減少する。

これはループへ電流を送るのに必要な時間をかなり減少
させ、従って、超電導メモリーのためのアクセス時間の
かなりの減少をもたらすであろう。

亦、出力電圧振れは希望するだけ大きく作ることができ
るので、それは他のＶＴＪを直接駆動するのに用いるこ
とができる。別の問題として、垂直トンネル接合の電圧
ゲイン能力は、超電導と非超電導の論理回路の間の通信
を著しく簡単にするはずである。

本発明の第三の主な利点として、上述のＶＴＪは、真の
３電流装置である。出力は、カップリング変成器の如き
人工的絶縁手段を付は加えることなく入力から分離され
ている。従って、カップリング変成器は、ＶＴＪを使っ
て作ることができる回路の密度を限定する役割はもたな
い、更に絶縁は、第４（ｂ）図に示されている構造を用
いることにより更に改良されてもよい、この場合、電極
の底部の対の機能は、交換されている。頂部から底部へ
、この構造は、出力型ｆｆ１５０、バリア７１５２、積
層電［２５４、バリア層５６、積層電極５８、バリア層
６ｏ、積層電極６２、バリア層６４、接地電極６６、バ
リア層６８及び入力電極７０を有する。負荷４４は、出
力電流５０と接地電流６６との間に結合されている。こ
の横遺体の操作は第４（ａ）図のものと殆んど同じであ
る。ゲート電流１．を出力電流５０に供給し、その電流
は出力電流５０と接地電流６６との間にある接合〈出力
段階接合と呼ぶ）のいずれの最低閾値電流よりも低い。

しかし、接地電流６６と入力電流７０の間の接合（入力
段階接合）の閾値電流レベルより低くなる必要はない、
何故ならゲート電流は、積層体から、それがそこに達す
る前に取り出されるからである。制御電流Ｉｅが入力接
合の閾値即ち臨界電流レベルより低いと仮定すると、８
１体中の全ての接合は、それらの電圧０の状態になり、
負荷を通る電圧は０になるであろう、もし制御電流が入
力段階接合臨界電流より高いレベルまで増大すると、入
力接合は電圧状態ヘスイッチするであろう、出力段階接
合も、順次入力段階接合まで緊密にカップリングされて
いるため、殆んど直ちにそれらの電圧状態へ、スイッチ
し、それによって負荷４４へ電流を送るであろう。この
構造は、スイッチングがＩｅとＩｇの合計の代わりに制
御電流レベルのみに依存するので、第４（ａ）図の場合
より、尚−層よい絶縁を有する。従って、１．の小さな
変化が第４（ａ）図の構造のスイッチ特性に影響を与え
るのに対し、第４（ｂ）図の構造では、与えないであろ
う。（勿論、ｒｇの変化が出方段階接合の一つ以上の接
合をスイッチさせるのに充分ではない限り）、この改良
は、一つの出力段階接合をわずかに犠牲にして達成され
る；第４（ｂ）図ではＮ＝４、第４（ａ）図ではＮ＝５ここで用いられているように、一つの接合は、外部から
の影響により一つのスイッチングが同様に他をスイッチ
させるので、他の接合に“緊密にカップル°′されてい
る。緊密なカップリングの現象は、次のことからもたら
されると考えられている。積層体又は横の配列のに番目
の接合では、スイッチ閾値は次の式で与えられる：１、−Ｉ。（Δ）　５ｉｎ（φ、−φ、、）式中、φ１
はに番目の電極の位相であり、又φ。

は、１番目の電極からそのに番目の接合を直ぐ横切った
（ｋ＋１）番目の電極の位相である。もしφ、が前の（
（ｋ−１）番目〕接合のスイッチング等により乱される
と、上記式の相差φ１−φ５＋、は変化してスイッチ閾
値１．を減少する。積層体がゲート電流Ｉｇでバイアス
され、φ１の乱れが充分であると仮定すると、■１はＩ
ｇより低く低下し、接合をスイッチさせるであろう、に
番目の接合のスイッチングは、順次電磁気的に（ｋ＋１
）番目の電極の位相φ。、に影響を与える。しかしくｋ
＋１）番目の電極は、積層体中広の接置と共有されてい
るのでそれ自体は、次の式によって与えられるスイッチ
閾値を有する；１−−１＝　Ｉ　０（Δ）　５ｉｎ（φ、＋１−φ、＋
２）従って、もしくｋ＋１）番目の接合かに番目の接合
に充分近く、電磁的影響が充分強ければ、φ、＋１の乱
れは（ｋ＋１　）番目の接合をスイッチさせ、そのよう
にして順次全積層体又はアレーを通っていくであろう、
この過程は“ドミノ効果”としてここでは言及する。

設り本発明に従い、どのようにして垂直トンネル接合を製造
することができるかについて次に記述する。第５（ａ）
図に示されている回路部分を、この例のために用いるこ
とにする。それは入力導線９０、接地導線９２、及び出
力導線９４を有する第−ＶＴＪスイッチＳｌを具えてい
るｓｓｌの出力導線９４は、同じく接地導線９８及び出
力導線１００を有する第二ＶＴＪスイッチＳ２の入力導
線９６に接続されている。Ｓ２の出力導線１００は、今
度は負荷１０２へ接続されており、その負荷は抵抗器で
もよい。Ｓｌ及びＳ２のそれぞれ接地導線９２及び９８
は、アースへ接続されている。出力導線９４及び１００
は、それぞれゲート電流Ｉｇ＋及びＩｇ２の源へ更に接
続されており、スイッチＳｌの入力導線９０は制御電流
Ｉｃｌの源へ接続されている。成る閾値より低いＩｃ＋
では、両方のスイッチ共それらの電圧０状態にあり、電
流は負荷１０２へは供給されないように回路は設計され
、電流が選択されている。Ｔｃ＋がその閾値を越えると
、Ｓ、は電圧状態ヘスイッチし、それによってゲート電
流Ｉｇ＋を８２の入力導線９６へ伝送し、Ｓ２を電圧状
態ヘスイッチさせ、それが今度はゲート電流Ｉｇ２を負
荷１０２へ伝送することになる。

簡単にするため、各スイッチが第４（ｂ）図に示されて
いる型のものであると仮定するが、異なった型のスイッ
チを、それが本発明を具体化したものであれ或はそうで
なくても、同じ回路で用いてもよいことは分かるであろ
う。亦、両方のスイッチに対しＮ＝５０であると仮定す
るが、もし望むなら、同じ回路で異なったＮの数を用い
てもよいことは分かるであろう。更に、両方のスイッチ
共、接地電極の下に唯一つの接合が配置されているもの
と仮定するが、ある場合には一つより多くもっことが望
ましいこともあろう０回路は、基本的には既知の薄膜付
着及び食刻法を用いて製造されるが、工程順序及び得ら
れる構造は新規なものである。最初に、珪素から作られ
ていてもよいウェハーを用意する０ｍつかの予備的な層
を付着させた後、超電導体（例えば、Ｎｂ）の１０００
人層Ｍ１を全ウェハー上に付着させる０次にこの層を既
知の食刻法によりパターン化し、それがスイッチＳ１及
びＳ２の夫々入力電極９０及び９６として山くようにす
る。そのようにパターン化されたＭｌの断面及び平面図
は夫々第５（ｂ）図及び第（ｃ）図に示されており、予
備層で被覆されたウェハーの関連した部分は、［０４と
して示されている０次に非常に薄い（２０人）バリア層
をＭｌの上に付着させ、約１０００人の厚さをもつ第二
の超電導性層Ｍ２を全ウェハー上に付着させ、接地面と
して働らかせる。次に、更に食刻を行なう前に、Ｎ＝５
０の付加的接合を、全ウェハー上に交互にｚＯ人バリア
層と続＜５００人超電導体層を付着させることにより形
成する。次にこれらの層をＭ２層まで食刻し、ＶＴＪの
ための積層体を定める０次にＭ２パターン化し、第５（
ｄ）図及び第５（ｃ）図に示されている構造を生じさせ
る。これらの図では、それらの層の厚さはそれらの幅に
対する比率から著しく外れて描かれていることが分かる
であろう、積層体の幅は２μ位であるが、Ｎ＝５０の場
合、全高さはわずか約２．５μである。

次に、既知の平面化法を用いて全ウェハー上にＳ　ｉ　
Ｏ２絶縁体を付着させ、積層体の頂部の超電導性層の上
約３０００人の高さに平らな頂部をもつようにする。入
力電極９０及び９６の直ぐ上のＭｌ層まで絶縁体中に路
（ｖｉａｓ）をあけ、超電導体をそのような電極から絶
縁体の頂部まで付着させるかメツキする０次に他の銘を
積層体の出力電極９４及び１００の上にあけ、４０００
人超電導体ＨＩＭ３を付着させ、連携線用にパターン化
する。得られた構造体は、第５（ｆ）図及び第５（ｇ）
図に示されている。これらの図でＳ　ｉ　Ｏ２絶縁体は
１０６として示されており、超電導体充填路は１０８で
示されている。

接地面Ｍ２は、第５図ではウニ′バーの表面の殆んどを
覆うものとして示されており、穴がＶＴＪ横遺体を取り
巻いている６層Ｍ２を連携線だけのために用いる為、別
の構造を用いてもよいであろう、第５（ａ）図の例では
、Ｍ２は、第１スイツチＳｌの接地導線９２を（１）第
二スイッチＳ２の接地導線９８、（２）負荷１０２の接
地された端部、及び（３）電力戻り電流（図示されてい
ない）へ接続するのに用いられるであろう、しかしこの
構造は、接地面がないと信号伝送連携線の性能を劣化し
、ある場合にはそれらからエネルギーを放射させること
があるので不利である。この問題を避けるため、Ｍの下
に別の付加的接地面を形成してもよいが、これは不必要
な付加的処理工程がいることを意味する。第二の別の構
造は、Ｍｌ層の下に接地面を形成し、望むならＭ２層か
ら直接接地面への接続をつくることであろう。この構造
もその接地面を形成するなめ付加的処理工程を必要とす
る。第５図に示された構造は、付加的な処理工程を用い
ることなく、実質的に完全な接地面を与える。被覆が完
全になればなるほど、−層良くなるが、連携線の性能を
改善するためには、接地面が信号伝送連携線に平行であ
りさえすればよいことは認められるであろう。金属化層
（Ｍｌ）が接地面の下に配置されているという事は、通
常のやり方と反対になるが、それが与える性能改善を否
定するものではないであろう。

■ 本発明によるスイッチは、アナログ又はデジタル用に以
前からジョセフソン接合又はインターフェロメーターを
用いていた実際上どんな従来法による回路にでも有用で
ある。例えば、駆動ゲート１２０を含む第６（ａ）図に
示されているような従来法のメモリー　アクセス　ルー
プを、第６（ｂ）図に示されているように駆動ゲート１
２０を■ＴＪトランジスター１２２で置き浚えることに
より、性能と密度の両方で著しく改良することができる
。メモリー　アクセス　ループがカップルされる個々の
メモリーセル（図示されていない）は、誘導的にそれに
カップルされるように続けてもよく、又は他のＶＴＪを
経てカップルされてもよい。後者を選択すると、前に述
べた如く、更に速度及び密度の両方が改善されるであろ
う。

ＶＴＪスイッチは、前に開発された論理系でジョセフソ
ン接合スイッチに置き換えることができ、それによって
速度と密度の両方で改良を与えることができる。更に、
電流はそのどのレベルでもＶＴＪへ供給し、又そこから
取り出すことができ、どの接合又は接合群を通る電圧で
も出力信号として用いることができる。予備的指示とし
て、積層体中の異なった接合の閾ｇｌ電流レベルは同じ
である必要はないが、むしろそれらは単一の接合として
働く積層体の能力に影響を与えることなく、１０〜２０
％程の大きさの差をもっことができる。この融通性によ
り、本発明による単一のスイッチを、種々の組合わせ論
理関数を遂行させるのに用いることができる。

一例として、第７図は関数Ｙ　−Ａ　十Ｂ　＋　（Ｃ＋
・Ｃ２）を遂行するように接続した本発明にょるＶＴＪ
を示している。それは、頂部から底部へ、Ｎ個の接合（
個々には示されていない）からなる出力段階１３０、接
地電極１３２、Ａ人カ電１１ｉ　１３４、Ｂ人カ電極１
３６、及びＣ入力電極１３８を具えている。電極Ａ１３
４及び電極Ｂ１３６を、夫々Ａ及びＢ信号源（図示され
ていない）に接続し、Ｃ人カ電ｆ！１３８を節１４０に
接続する。Ｃ１及びｃ２信号源（図示されてぃない）を
節１４０に接続する。頂層体１３０の頂部電極は出力電
極１４２であり、それは負荷１４４の一端と、ゲート電
流源（図示されていない）の両方に接続されている。負
荷１４４の他端は、接地電極１３２及びアースに接続す
る。Ａ及びＢの信号レベルは、論理０に対しては本質的
に電流０、論理１に対しては接合閾値電流の１．５倍に
なるように規定されている。

Ｃ１及びＣ２のための信号レベルは、論Ｆｌ！Ｏに対し
ては本質的に電流０、論理１に対しては接合閾値″：ｒ
、流の０６７倍になるように規定されている。出力信号
レベルは、論理Ｏに対しては電圧０、論理１に対しては
電圧Ｖ、（！１荷に依存する）になるように規定されて
いる。ゲート電流Ｉｇは出力段階のどの接合の最低閾値
より低く、負荷１４４は、出力段階１３０の操作を非ラ
ッチングにするように選択されている。操作上、全ての
入力が論理Ｏにある限り、積層体中の全ての接合がそれ
らの電圧０状態にある。負荷１４４を通る電圧がＯとい
うのは、論理０に対応する６入力Ａ又はＢの一方又は両
方がそれらの論理ルベルヘスイッチするやいなや、その
電極から少なくとも一つの接合を通って接地電極１３２
へ、少なくとも一つの接合を電圧状態へスイッチさせる
のに充分な電流が供給される。前に述べたドミノ効果に
より、積層体中の全ての接合もスイッチし、それによっ
て非零電圧又は論理１を負荷１４４に与える。入力Ｃに
対しては、信号自体では接合をスイッチさせるのに不充
分であり、むしろＣ５と０２の両方が、負荷１４４を通
って論理１が現れるように、それらの論理ルベルになけ
ればならない、これによって論理ＡＮＤＩＩ！能が達成
される。更に、入力がそれらの論理０状態へ戻されるや
いなや、装置が非ラッチングになるように設計されてい
るので、出力もそのように作動する。

第８図は更に別のＶＴＪ論理ゲートを示し、このゲート
は、付加的に又は交互に互いに積み重ねられた積層体状
の電極が、横に並べて配置されていてもよいという利点
を有する。この構造体は、頂部から底部へ、Ｎ個の接合
（個々には示されていない）からなる出力段階１６０、
接地型１ｉｉ　１６２、左から右へ、へ入力電Ｆｉ１６
４、Ｂ入力電子１６６、及びＣ入力電極１６８からなる
入力電極の層を具えている。Ａ、Ｂ及びＣ入力電極１６
４，１６６及び１６８は、夫々Ａ、Ｂ及びＣ信号源（図
示されていない）に接続されている。積層体１６０の頂
部電極は出力電極１７０であり、それは負荷１７４の一
端と、ゲート電流源（図示されていない）の両方に接続
されている。

負荷１７４の他端は、接地電極１６２及びアースに接続
されている。第７図の入力Ａ及びＢのように、第８図の
Ａ、Ｂ及びＣの信号レベルは、全て論理０に対しては本
質的に電流０．論理ｌに対しては接合閾値の約１．５倍
になるように規定されている。

出力信号レベルは、論理０に対しては電圧０、論理１に
対しては電圧Ｖ＋（負荷に依存する）になるように規定
されている。ゲート電流Ｉｇは出力段階のどの接合の最
低閾値より低く、負荷１７４は、出力段階１６０の操作
を非ラッチングにするように選択されている。第８図の
ＶＴＪは論理間数Ｙ；（Ａ　＋　Ｂ　＋　Ｃ）を遂行す
るのに第７図のそれと同様に作動する。もし、全ての入
力Ａ、Ｂ及びＣが論理Ｏにあると、積層体中の全ての接
合がそれらの電圧０状態になり、論理Ｏは負荷１７４へ
送られるであろう、もし全ての三つの入力のどれか一つ
がその論理ルベルへスイッチすると、接合間の緊密なカ
ップリングにより積層体中の全ての接合（他の二つの入
力段階接合を含む）が、実質上同時にそれらの電圧状態
ヘスイッチするであろう、論理１はそれによって負荷１
７４へ送られるであろう、入力信号を取り除くと、全て
の接合は、それらの電圧０状態へ戻るであろう二入力段
階接合は、それらを通る電流はないため、出力段階接合
は、負荷１７４が出力段階接合を非ラッチングにするた
めである。

横に且つ垂直に配置された入力段階接合はどんな希望の
組合わせ及び数で用いてもよい。横に配置された入力段
階接合の一つの制約は、ＶＴ、Ｊを点接合の積層体と考
えることができるように、そのような入力段階接合のど
の二つの間の最大水平距離も約１０００人のジョセフソ
ン貫通深さより小さくなければならないと言うことであ
る。更に、第８図の装置の出力段階１６０は全ての入力
段階接合を覆うのに充分な広さで示されているが、この
必要性はない、出力段階１６０は、用いられた製造技術
に一致して、希望に従い更に狭く作られてもよい。

影上３ヨし色ヶＶＴＪの垂直構造を、同様に緊密なカップリングが必須
でない他の非デジタル用途で有利に用いることができる
。そのような用途では、垂直構造は密度を増し、バラシ
チックを減することができ、それによって性能を改善す
ることができる。これらの用途では、緊密なカップリン
グは、必須ではないかも知れないが、デジタルモードで
用いた場合、緊密なカップリングを示す構造体の構造特
性は、アナログモードで用いられた装置の性能を更に改
良することができるであろう、タッカ−（Ｔｕｃｋｅｒ
）の「Ｍ電導体・絶縁体・超電導体準粒子における予想
変換ゲインＪ　（Ｐｒｅｄｉｃｔｅｄ　Ｃｏｎｖｅｒｓ
ｉｏｎＧａｉｎ　’＋ｎ　５ｕｐｅｒｃｏｎｄｕｃｔｏ
ｒ−１ｎｓｕｌａｔｏｒ−Ｓｕｐｅｒｅｏｎｄｕｃｔａ
ｒ　ＱｕａｓｉｐａｒＬｉｃｌｅ　Ｍｉｘｅｒｓ）　（
Ａｐｐｌ、　Ｐｂｙｓ。

Ｌｅｔｔ、、　Ｖｏｌ、　３６．　ｐｐ、４７７−４７
９（１９８０）　）には、非直線素子として超電導体・
絶縁体・超電導体（ＳＩＳ）横遺体を用いたアナログミ
クサが記載されている。この横遺体は、基本的にはギャ
ップ電圧Ｖｇでバイアスされるジョセフソン接合である
。

この点でのＩ−Ｖ特性の極端な非直線性はミクシングの
原因になり、ジョセフソン電流自体は装置の動作に何の
役割も果たさない、ＳＩＳミクサは、ｌ及び１未満の波
長範囲で作動し、非常に高い変換ゲインをもつことがで
き、既知のミクサの最低ノイズ温度をもつので有利であ
る。しかし、−接合ＳＩＳミクサは、限定されたダイナ
ミックレンジをもち、典型的な有用な負荷へ全電力を送
るのに必要なインピーダンスをもって作ることは困難で
ある。

ケル（Ｋｅｒｒ）その他は、Ｎ＝１４の接合の横直列ア
レーを具えたＳＩＳミクサの構成を報告している。ケル
その他によるｒｌ１５ＧＨｚ　　Ｓ　Ｉ　Ｓミクサにお
ける無限有効ゲイン」（Ｉｎｆｉ＋＋ｉＬｅ　Ａｖａｉ
ｌａｂｌｅＧａｉｎ　ｉｎ　ａ　１１５　Ｇ１１ｚ　Ｓ
ＩＳ　Ｍｉｘｅｒ）、　Ｐｈｙｓｉｃａ、　Ｖｏｌ。

１０８Ｂ　、　ｐｐ、１３６９−１３７０．　６接合ア
レーミクサにっいて行なわれた実験を報告したラドナー
（Ｒｕｄｎｅｒ）その他による「アンテナ・コンプレッ
クスＳＩＳ準粒子アレーミクサ」（Ｔｈｅ　Ａｎｔｅｎ
ｎａ−Ｃｏａｕｓｐｌｅｘ　５ＩＳＱｕａｓｉｐａｒＬ
ｉｃｌｅ　Ａｒｒａｙ　Ｍｉｘｅｒ）、Ｉ　Ｅ　Ｅ　Ｅ
　Ｔｒａｎｓ。

ｏｎ　Ｍａｇｎｅｔｉｅｓ、　Ｖｏｌ、ＭＡＧ−１７，
ｐｐ、６９０−６９３（１９８１）も参照されたい。Ｓ
ＩＳ準粒子ミクシングの目的にとって、これらのＮ接合
横アレーは、ＮＶｇの有効全ギャップ電圧を有する。こ
のことは、それらが本発明に従って、構成されているな
らば、横（又は垂直）アレーでスイッチングする目的で
達成されるであろう。緊密なカップリングを達成してい
なくても当てはまるこの有効ギャップ電圧の増加は、著
しく改良されたダイナミックレンジ及びミクサ出力を負
荷へ整合する設計の融通性を増大する結果になる。ミク
サの全直列キャパシタンスは、Ｎの係数だけ減少し、そ
れによって−層高い周波数での操作も可能にする。しが
し、ラドナーの論文に言及されているように横アレーは
、それらが占める面積の割合が大きいので、単一接合ミ
クサの場合よりはるかに高いパラシチック　キャパシタ
ンス及びインダクタンスを有する。

ミクサをそのように大きな面積へ広げると、回路密度を
減少し、高周波エネルギーの分布も複雑にする。

本発明によれば、上記問題を、垂直に積み重ねられた接
合アレーとしてミクサ素子を構成することにより避ける
ことができる。そのようなミクサは第９図に示されてお
り、Ｎ〜接合Ｖ　Ｔ　Ｊ　２００を備え、その頂部層は
節２０２に接合され、その底部層は共通部へ接続される
。節２０２は信号源（図示されていない）、局部オシレ
ーター２０４の出力及びフイジョセフソン効果電流を抑
制するための磁場発生器の場合のように、適当なバイア
ス回路（Ｕ５！Ｕ示されていない）も含まれている。

第９図の構造は、パラシチックの増大、密度の減少及び
分布高周波電力に対する複雑な手段を招くといった欠点
を起こすことなく、アレーミクサを構成する利点を有す
る。更に用いられる接合の数のＮは、パラシチックが装
置の有用性を損なう前に、横型の場合に用いられてもよ
い数よりもかなり大きくすることができる。ＶＴＪミク
サ中の接合間の間隔も、今日まで横アレーのための製造
技術によって可能になる間隔よりもはるかに狭くするこ
とができるが、このことは非デジタル用途では必ずしも
必要ではない。

ＩＷへ交叉デジタルスイッチとしてＶＴＪを用いた上記回路ｔＭ成
をらつらのの場合、直接カップルされた電流供給が第一
接合をスイッチするために用いられている。（“第一°
″とはここでは時間的意味で用いられている）。しかし
、その目的のために既知の方法を用いてもよいことは分
かるであろう０例えば、ＶＴＪは、光子、フォノン、準
粒子（例えば、クワイテロンから）、マイクロ波又は他
の粒子を超電導層のいずれかへ注入することにより、ス
イッチし、そのようなＪｌＮの超電導ギャップを低下す
るようにしてもよい、従来法による誘導的にカップルさ
れた制御信号を用いることもできる。同様に、これらの
手段は、横に配置された緊密にカップルされた接合をも
つスイッチへ等しく適用することができる。

第１０図には、本発明によりＶＴＪスイッチの例を示し
ている。この場合、第一接合は、直接電流注入による代
わりに超電導ギャップ減少手段によりスイッチされる。

それは、Ｎ出力段階接合（個々には示されていない）か
らなる出力段階２２０及び出力段階２２０の底部にある
接地電極２２２を具えている。前に記述した実施例の場
合のように頂部電極は、出力電極２２４であり、それは
バイアス電流１ｇの源（図示されていない）及び負荷２
２６に接続されている。負荷２２６の他の端は接地型ｆ
！２２２及びアースに接続されている。第１０図の回路
図は更にギャップ低下手段２２８を示している。ギャッ
プ低下手段２２８は、積層体中のどの電極（単数又は複
数）の超電導性ギャップを低下する手段を具えていても
よく、例えば、粒子又は準粒子注入手段（’＄子ビーム
隘極の如きもの）；光子注入手段〈レーザーの如きもの
）；又はフォノン（高周波結晶振動子の如きもの）を具
えていてもよい。操作上積層体中の全ての接合は、ギャ
ップ低下手段２２８が働いていない場合、それらの電圧
０状態にある。ギャップ低下手段が働いている時、それ
は影響される電極のギャップを低下する。前に言及した
如く、積層体中のに番目の接合のｒＩＪ値電流電流次の
式によってり、えられる。

Ｔ、＝Ｔｏ（Δ）　５ｉｎ（φ、−φ１＋１）ギャップ
Δの充分な減少は最大臨界電流Ｉｏを減少し、従って、
閾値電流１．を減少さ仕るであろう。■ヶはバイアス電
流［ｇより低く低下されると、接合がスイッチし、ドミ
ノ効果により、積層体中の他の全ての接合を同様にスイ
ッチさせるであろう、異なったギャップ低下手段を互い
に組合わせて用いるか且つ又は電流供給手段と組合わせ
て、用いてもよいことは明らかであろう。更に、接合を
スイッチするための異なった手段をｌａ層体の異なった
水準の異なった接合に適用してもよいことは明らかであ
ろう、何故なら積層体中の接合は全て、どれが最初にす
るか又は何が第一のものをスイッチさせるかには無関係
にスイッチする（緊密なカップリングを仮定する）であ
ろうからである。

本発明をその特別な態様に関して記述してきたが、数多
くの変更を、全て本発明の範囲以内で行なえることは分
かるであろう。

【図面の簡単な説明】

第１（ａ）図〜第１（ｃ）図は、ジョセフソン接合を用
いた従来技術の回路についてのモデルを示す図である。第１（ｄ）図はジョセフソン接合についての等価回路モ
デルを示す図である。第２（ａ）図は、従来法のインターフェロメーター回路
を示し、第２（ｂ）図は、そのＩ−Ｖ特性を示す図であ
る。第３（ａ）図及び第３（ｂ）図は、非ラッチング動作を
説明するために有用なジョセフソン接合に適用できる曲
線を示す図である。第４（ａ）図、第４（ｂ）図、第７図、第８図及び第１
０図は、本発明を具体化した垂直トンネル接合構造体を
示す図である。第５（ａ）図、第６（ａ）図、第６（ｂ）図及び第９図
は本発明による構造を用いた回路の実施例を示す図であ
る。第５（ｂ）図〜第５（ｇ）図は、製造の種々の段階での
第５（ａ）図の回路を示す図である６２２−頂部超電導
体（出力電流）、２８．３２．３６−超電導層、２４−底部超電導体２Ｇ、３０．３４．３８．４２−バリア薄層４０−一超
電導体く入力電流）４４−　負荷。

Claims

【特許請求の範囲】

（１）第一及び第二ジョセフソントンネル接合；前記第
一接合を電圧状態へスイッチさせるための手段：及び前記第一接合のスイッチングが、前記第二接合をスイッ
チさせるように前記第二接合を前記第一接合へ緊密にカ
ップルするための手段；を具えたことを特徴とする超電導集積回路のためのスイ
ッチ。
（２）前記緊密にカップルするための手段が、前記第二
接合の電極にもなっている前記第一接合の電極を具えて
いることを特徴とする請求項１に記載のスイッチ。
（３）前記第一接合と前記第二接合が垂直に積み重ねら
れていることを特徴とする請求項２に記載のスイッチ。
（４）第三ジョセフソントンネル接合；及び前記第三接
合を前記第二接合へ緊密にカップルするための手段；を更に具えていることを特徴とする請求項１に記載のス
イッチ。
（５）前記第一、第二及び第三接合が垂直に積み重ねら
れていることを特徴とする請求項４に記載のスイッチ。
（６）第三ジョセフソントンネル接合；及び前記第三接
合を前記第一接合へ緊密にカップルするための手段；を更に具えていることを特徴とする請求項１に記載のス
イッチ。
（７）前記第一接合をスイッチさせるための前記手段が
、前記第一接合の臨界電流を越える電流を前記第一接合
に注入するための手段を具えている請求項１に記載のス
イッチ。
（８）前記第一接合をスイッチさせるための前記手段が
、前記第一接合の臨界電流を越える電流を前記第一接合
を通して注入するための手段を具えていることを特徴と
する請求項２に記載のスイッチ。
（９）前記第一接合をスイッチさせるための前記手段が
、前記第一接合へ光子を注入するための手段を具えてい
ることを特徴とする請求項１に記載のスイッチ。
（１０）前記第一接合をスイッチさせるための前記手段
が、前記第一接合へ光子を注入するための手段を具えて
いることを特徴とする請求項１に記載のスイッチ。
（１１）前記第一接合をスイッチさせるための前記手段
が、前記第一接合へ準粒子を注入するための手段を具え
ていることを特徴とする請求項１に記載のスイッチ。
（１２）前記第一接合をスイッチさせるための前記手段
が、前記第一接合へ準粒子を注入するための手段を具え
ていることを特徴とする請求項２に記載のスイッチ。
（１３）前記第一接合をスイッチさせるための前記手段
が、前記第一接合の臨界電流レベルより低いレベルの第一電
流を前記第一接合を通して注入するための手段；及び前記第一接合の前記臨界電流レベルを、前記第一電流レ
ベルより低く低下させるための手段；を具えていること
を特徴とする請求項１に記載のスイッチ。
（１４）前記第一接合をスイッチさせるための前記手段
が、前記第一接合の前記臨界電流レベルより低いレベルの第
一電流を、前記第一接合を通して注入するための手段；
及び前記第一接合の前記臨界電流レベルよりも高いレベルへ
前記第一電流を増大するため、前記第一電流を注入する
ための前記手段へ磁気的にカップルされた手段；を具えていることを特徴とする請求項１に記載のスイッ
チ。
（１５）少なくとも二つのジョセフソン接合の各々が、
その少なくとも二つの接合に直ぐ隣接した接合に直列結
合で緊密にカップルされている少なくとも二つのジョセ
フソン接合を有するスイッチを具え、更に、前記少なくとも二つの接合を通してバイアス電流を流す
ための手段；及び前記少なくとも二つの接合の全てよりも少ない部分を構
成する入力部分を通して、前記バイアス電流に追加され
た時、前記入力部分の全ての接合の臨界電流の最低値よ
りも小さい第一レベル、及び前記バイアス電流に追加さ
れた時、前記入力部分の全ての接合の臨界電流の最低値
より大きい第二レベルにすることができる入力電流を流
すための手段；及び前記入力電流を前記第一レベルから前記第二レベルへス
イッチするための手段；を具えたことを特徴とする超電導集積回路。
（１６）入力段階及び出力段階を有するスイッチを具え
、然も、前記入力段階は、少なくとも一つの直列結合された入力
段階ジョセフソン接合を具え、各直列結合された入力段
階接合は、該直列結合された入力段階接合にすぐ隣接し
た全ての接合と緊密にカップルされており、前記出力段階は、少なくとも一つの直列結合された出力
段階ジョセフソン接合を具え、各直列結合された出力段
階接合は、該直列結合された出力段階接合にすぐ隣接し
た全ての接合と緊密にカップルされており、前記直列結合された出力段階接合の全てが前記直列結合
された入力段階接合の全てと区別されており、前記直列結合された入力段階接合の一つは、前記直列結
合された出力段階接合の一つと緊密にカップルされてお
り、更に、前記直列結合された出力段階接合の第一群を通して、該
第一群中のどの接合の最低閾値電流レベルより低いレベ
ルのバイアス電流を流すための手段；前記直列結合された入力段階接合の第二群を通して、該
第二群中のどの接合の最低閾値電流レベルより低い第一
レベル、及び前記第二群中のどの接合の最低閾値電流レ
ベルよりも高い第二レベルにすることができる入力電流
を流すための手段；及び前記入力電流を前記第一レベルから前記第二レベルへス
イッチするための手段；を具えたことを特徴とする超電導集積回路。
（１７）前記入力段階が少なくとも二つの直列結合され
た入力段階接合を具えていることを特徴とする請求項１
６に記載の回路。
（１８）前記第一群が前記直列結合された出力段階接合
の全てを具えていることを特徴とする請求項１７に記載
の回路。
（１９）入力段階及び出力段階を有するスイッチを具え
、然も、前記入力段階は、第一入力段階ジョセフソン接合を具え
、前記出力段階は、少なくとも一つの直列結合された出力
段階ジョセフソン接合を具え、各直列結合された出力段
階接合は、該出力段階接合にすぐ隣接した直列結合され
た全ての接合と緊密にカップルされており、前記第一入力段階接合は、前記直列結合された出力段階
接合の全てと区別されており、前記直列結合された出力
段階接合の第一のものと緊密にカップルされており、更
に、前記直列結合された出力段階接合の第一群を通して、該
第一群中のどの接合の最低閾値電流レベルより低いレベ
ルのバイアス電流を流すための手段；前記第一入力段階接合を通して、該第一入力段階接合の
閾値電流レベルより低い第一レベル、及び前記第一入力
段階接合の前記閾値電流レベルよりも高い第二レベルに
することができる第一入力電流を流すための手段；及び前記第一入力電流を前記第一レベルから前記第二レベル
へスイッチするための手段；を具えたことを特徴とする超電導集積回路。
（２０）前記入力段階が、前記直列結合された出力段階
接合の全てから区別され且つ前記直列結合された出力段
階接合の第一のものと緊密にカップルされている第二入
力段階ジョセフソン接合を更に具え、更に、前記第二入力段階接合を通して、前記第二入力段階接合
の閾値電流レベルより低い第三レベル、及び前記第二入
力段階接合の前記閾値電流より高い第四レベルにするこ
とができる第二入力電流を流すための手段；及び前記第二入力電流を前記第三レベルから第四レベルへス
イッチするための手段；を具えていることを特徴とする請求項１９に記載の回路
。
（２１）前記第一群が前記直列結合された出力段階接合
の全てを具えていることを特徴とする請求項２０に記載
の回路。
（２２）前記直列結合された出力段階接合を非ラツチン
グモードで操作するため前記出力段階へ接続された負荷
手段を更に具えていることを特徴とする請求項１９に記
載の回路。
（２３）直列結合された出力段階接合が垂直に積み重ね
られていることを特徴とする請求項１９に記載の回路。
（２４）付加的入力段階及び付加的出力段階を有する付
加的スイッチを具え、然も、前記付加的入力段階は付加的入力段階ジョセフソン接合
を具え、前記付加的出力段階は、少なくとも一つの直列結合され
た付加的出力段階ジョセフソン接合を具え、各直列結合
された付加的出力段階ジョセフソン接合は、該付加的出
力段階接合にすぐ隣接した直列結合された全ての接合と
緊密にカップルされており、前記付加的入力段階接合は、前記直列結合された付加的
出力段階接合の全てから区別され、前記直列結合された
付加的出力段階接合の一つと緊密にカップルされており
；更に、前記付加的入力段階接合を通して、前記付加的入力段階
接合の閾値電流レベルより低い第一付加的レベル、及び
前記付加的入力段階接合の前記閾値電流レベルより高い
第二付加的レベルにすることができる付加的入力電流を
流すための手段；及前記付加的入力電流を前記第一付加
的レベルから第二付加的レベルへスイッチするための、
前記直列結合された出力段階接合の状態に呼応する手段
；を具えたことを特徴とする請求項１９に記載の回路。
（２５）第一超電導電極；前記第一超電導電極の上に形成された第一バリア薄層；前記第一バリア薄層の上に形成された第二超電導電極で
、前記第一バリア薄層及び該第二超電導電極が前記第一
超電導電極と共に第一ジョセフソン接合を形成するよう
に適用されている第二超電導電極；更に、前記第二超電導電極の上に形成された第二バリア薄層；
及び前記第二バリア薄層の上に形成された第三超電導電極で
、前記第二バリア薄層と該第三超電導電極が前記第二超
電導電極と共に第二ジョセフソン接合を形成するように
適用されている第三超電導を具えていることを特徴とす
る垂直トンネル接合。
（２６）前記第一ジョセフソン接合が前記第二ジョセフ
ソン接合に緊密にカップルされていることを特徴とする
請求項２５に記載の垂直トンネル接合。
（２７）底部超電導電極及び該底部電極の上に形成され
た垂直に積み重ねられた複数の層の対を有する垂直トン
ネル構造体を具え、該層の対の各々がバリア薄層の上に
形成された超電導電極を具え、該超電導電極と前記バリ
ア層が、前記層の対の各々がその準隣接超電導電極と共
にジョセフソン接合を形成するように適用されているこ
とを特徴とする装置。
（２８）入力及び出力部を有するフィルター；局部的オ
シレーター；共通導線；前記局部的オシレーター、前記フィルターの入力部及び
信号源を、前記垂直トンネル構造体中の第一電極にカッ
プルするための手段；及び前記共通導線を前記垂直トンネル構造体中の第二電極に
カップルするための手段；を更に具え、前記第一電極は少なくとも一つの付加的電
極によつて前記第二電極から分離されていることを特徴
とするを請求項２７に記載の装置。
（２９）電圧バイアスを前記垂直トンネル構造体へ印加
するための手段を更に具えている請求項２８に記載の装
置。
（３０）前記垂直トンネル構造体が、該垂直トンネル構
造体中の各接合を、該垂直トンネル構造体中のその隣接
した接合全てへ緊密にカップルするための手段を具えて
いることを特徴とする請求項２７に記載の装置。
（３１）前記接合の第一のものを電圧０の状態から電圧
状態へスイッチするための手段を更に具えていることを
特徴とする請求項３０に記載の装置。
（３２）前記接合の第一のものをスイッチするための前
記手段が、前記接合の第一のものを通して入力電流を流すための手
段を具え、前記装置は、前記入力電流が前記接合の第一
のものの閾値電流レベルよりも低い第一状態、及び前記
入力電流が前記接合の第一のものの閾値電流レベルより
も高い第二状態になることができ；更に、前記装置が第一状態から第二状態へスイッチするように
前記入力電流を変えるための手段；を具えていることを
特徴とする請求項３１に記載の装置。
（３３）前記接合の第一のものの前記電極の第一電極で
の超電導ギャップが第一レベルにある時、前記接合の第
一のものの前記閾値電流レベルよりも低いレベルのバイ
アス電流を、前記接合の第一のものを通して流すための
手段；及び前記電極の第一のものの超電導ギャップを、前記接合の
第一のものの前記閾値電流レベルが前記バイアス電流レ
ベルより低くなるレベルへ抑制するための手段；を更に具えた請求項３１に記載の装置。
（３４）前記超電導ギャップを抑圧するための手段が、
前記電極の第一のものへ光子を注入するための手段を具
えている請求項３３に記載の装置。
（３５）前記超電導ギャップを抑圧するための手段が、
前記電極の第一のものへ光子を注入するための手段を具
えている請求項３３に記載の装置。
（３６）前記超電導ギャップを抑制するための手段が、
前記電極の第一のものへ粒子を注入するための手段を具
えている請求項３３に記載の装置。
（３７）前記構造体中の隣接した接合の、少なくとも一
つの接合を有する第一群を通して入力電流を注入するた
めの手段；前記構造体中の隣接した接合の、前記第一群に入らない
少なくとも一つの接合を有する第二群を通してバイアス
電流を注入するための手段；を更に具え、然も、前記入力電流が第一論埋レベルに相当する第一レベル、
及び第二輪理レベルに相当する前記第一レベルより高い
第二レベルになることができ；前記第一レベルは、前記
第一群中のどの接合も電圧０の状態から電圧状態へスイ
ッチさせるのには低すぎるように選択され；前記第二レベルは、前記第一群中の少なくとも一つの接
合が、前記入力電流が前記第一レベルから第二レベルへ
変化した時、電圧０状態から電圧状態へスイッチするよ
うに選択されている；請求項３０に記載の装置。
（３８）複数の接合の一つを電圧０状態から電圧状態へ
スイッチすると、該複数の他の接合の全てが電圧０状態
から電圧状態へドミノ効果によりスイッチされるように
近接して互いに配置され、互いに直列に結合された複数
のジョセフソン接合を具えた超電導集積回路用スイッチ
。
（３９）複数の接合が垂直に積み重ねられている請求項
３８に記載のスイッチ。
（４０）底部から頂部へ、入力超電導電極、接地超電導
電極、及び少なくとも一つの出力段階超電導電極を、各
電極をバリア薄層によってその隣接した電極から分離し
て有する垂直トンネル接合；入力信号を発生するための
手段；出力信号を受けるための手段；前記入力信号を発生するための前記手段を前記入力電極
へ接続するための入力導線；及び前記出力信号を受けるための前記手段を前記少なくとも
一つの出力段階電極の第一のものへ接続する出力導線；を具えた超電導回路を具備する装置において、支持体；前記支持体上に形成された、前記導入電極を具えるよう
にパターン化されたＭ１超電導層；前記Ｍ１層及び前記
支持体の上に形成された、前記接地電極を具えるように
パターン化されたＭ２超電導層；前記Ｍ２層、前記Ｍ１層及び前記支持体の上に形成され
た、前記出力段階電極の第一のものを具えるようにパタ
ーン化されたＭ３超電導層；前記入力導線を具えるよう
に適用された入力超電導連携線；及び前記出力導線を具えるように適用された出力超電導連携
線；を具え、然も前記Ｍ２層は、更に前記入力超電導連携線の前記Ｍ２層
への突出部と実質的に一致した第一部分、及び前記出力
超電導連携線の前記Ｍ２層への突出部と実質的に一致し
た第二部分を具えるようにパターン化されている、装置。
（４１）底部から頂部へ、入力超電導電極、接地超電導
電極、及び少なくとも一つの出力段階超電導電極を、各
電極をバリア薄層によってその隣接した電極から分離し
て有する垂直トンネル接合；入力信号を発生するための
手段；及び前記入力信号を発生するための前記手段を前記入力電極
へ接続する入力導線；を具えた超電導回路を具備する装置において、支持体；前記支持体上に形成された、前記導入電極を具えるよう
にパターン化されたＭ１超電導層；前記Ｍ１層及び前記
支持体の上に形成された、前記接地電極を具えるように
パターン化されたＭ２超電導層；前記Ｍ２層、前記Ｍ１層及び前記支持体の上に形成され
た、前記出力段階電極の第一のものを具えるようにパタ
ーン化されたＭ３超電導層；及び前記入力導線を具える
ように適用された入力超電導連携線；を具え、然も前記Ｍ２層は、更に前記入力超電導連携線の前記Ｍ２層
への突出部と実質的に一致した第一部分を具えるように
パターン化されている、装置。
（４２）底部から頂部へ、入力超電導電極、接地超電導
電極、及び少なくとも一つの出力段階超電導電極を、各
電極をバリア薄層によってその隣接した電極から分離し
て有する垂直トンネル接合；出力信号を受けるための手
段；前記出力信号を受けるための前記手段を前記少なくとも
一つの出力段階電極の第一のものへ接続する出力導線；を具えた超電導回路を具備する装置において、支持体；前記支持体上に形成された、前記導入電極を具えるよう
にパターン化されたＭ１超電導層；前記Ｍ１層及び前記
支持体の上に形成された、前記接地電極を具えるように
パターン化されたＭ２超電導層；前記Ｍ２層、前記Ｍ１層及び前記支持体の上に形成され
た、前記出力段階電極の第一のものを具えるようにパタ
ーン化されたＭ３超電導層；前記出力導線を具えるよう
に適用された出力超電導連携線；を具え、然も前記Ｍ２層は、更に前記出力超電導連携線の前記Ｍ２層
への突出部と実質的に一致した第二部分を具えるように
パターン化されている、装置。
（４３）底部から頂部へ、入力超電導電極、接地超電導
電極、及び少なくとも一つの出力段階超電導電極を、各
電極をバリア薄層によってその隣接した電極から分離し
て有する垂直トンネル接合を具えた超電導回路を具備す
る装置において、支持体；前記支持体上に形成された、前記導入電極を具えるよう
にパターン化されたＭ１超電導層；前記Ｍ１層及び前記
支持体の上に形成された、前記接地電極を具えるように
パターン化されたＭ２超電導層；前記Ｍ２層、前記Ｍ１層及び前記支持体の上に形成され
た、前記出力段階電極の第一のものを具えるようにパタ
ーン化されたＭ３超電導層；を具え、然も前記Ｍ２層は、更に、前記支持体の実質的に全体を覆う
接地面を具えるようにパターン化されている、装置。