JPH0261143B2 - - Google Patents
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- Publication number
- JPH0261143B2 JPH0261143B2 JP56027702A JP2770281A JPH0261143B2 JP H0261143 B2 JPH0261143 B2 JP H0261143B2 JP 56027702 A JP56027702 A JP 56027702A JP 2770281 A JP2770281 A JP 2770281A JP H0261143 B2 JPH0261143 B2 JP H0261143B2
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- JP
- Japan
- Prior art keywords
- voltage
- junction
- plating
- bump
- wafer
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/251—Materials
Landscapes
- Electrodes Of Semiconductors (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【発明の詳細な説明】
この発明は半導体装置の製造方法に関し、特に
例えば低いツエナー電圧を有する多数のツエナー
ダイオードを形成した半導体ウエーハの各ツエナ
ーダイオードにバンプ電極を形成する方法に関す
る。
例えば低いツエナー電圧を有する多数のツエナー
ダイオードを形成した半導体ウエーハの各ツエナ
ーダイオードにバンプ電極を形成する方法に関す
る。
ツエナーダイオードは、一般に第１図に示す素
子構造を有する。図において、１はＮ型領域で、
このＮ型領域１内にＰ型領域２が選択的に形成さ
れている。３はPN接合。４は酸化膜等の絶縁
膜。５はアノード電極で、金蒸着膜６とその上の
銀のバンプ７で形成されている。８はカソード電
極で、金蒸着膜９と、その上の銀のメツキ膜１０
で形成されている。
子構造を有する。図において、１はＮ型領域で、
このＮ型領域１内にＰ型領域２が選択的に形成さ
れている。３はPN接合。４は酸化膜等の絶縁
膜。５はアノード電極で、金蒸着膜６とその上の
銀のバンプ７で形成されている。８はカソード電
極で、金蒸着膜９と、その上の銀のメツキ膜１０
で形成されている。
この種のツエナーダイオードは次のようにして
製造されている。まず、Ｎ型の半導体ウエーハ
（以下単にウエーハという）１を用意し、両主面
に熱酸化膜等の絶縁膜４を形成し、一主面の絶縁
膜４のみに多数の窓孔を穿設して、この窓孔から
Ｐ型不純物を選択拡散してＰ型領域２を形成す
る。次にＰ型領域２上の絶縁膜４に再び窓孔を穿
設し、この窓孔から露出したＰ型領域２上および
裏面のＮ型領域１上に金蒸着膜６，９を形成す
る。続いて裏面の金蒸着膜９上に銀メツキ膜１０
を形成してウエーハ１００を得る。こののち、第
２図に示すように、銀電極板１１とウエーハ１０
０とを所定間隔でメツキ液中に浸漬して対向配置
し、銀電極板１１とウエーハ１００間にPN接合
３に順方向となる電圧を印加して、すなわち直流
メツキ電源１２の正極を銀電極板１１に接続する
とともに、負極をウエーハ１００のカソード電極
８に接続して、表面の金蒸着膜６上に銀のバンプ
７をメツキ形成してアノード電極５を形成する。
こののち、各ツエナーダイオード素子間を切断分
離すれば、第１図のようなツエナーダイオードが
得られる。
製造されている。まず、Ｎ型の半導体ウエーハ
（以下単にウエーハという）１を用意し、両主面
に熱酸化膜等の絶縁膜４を形成し、一主面の絶縁
膜４のみに多数の窓孔を穿設して、この窓孔から
Ｐ型不純物を選択拡散してＰ型領域２を形成す
る。次にＰ型領域２上の絶縁膜４に再び窓孔を穿
設し、この窓孔から露出したＰ型領域２上および
裏面のＮ型領域１上に金蒸着膜６，９を形成す
る。続いて裏面の金蒸着膜９上に銀メツキ膜１０
を形成してウエーハ１００を得る。こののち、第
２図に示すように、銀電極板１１とウエーハ１０
０とを所定間隔でメツキ液中に浸漬して対向配置
し、銀電極板１１とウエーハ１００間にPN接合
３に順方向となる電圧を印加して、すなわち直流
メツキ電源１２の正極を銀電極板１１に接続する
とともに、負極をウエーハ１００のカソード電極
８に接続して、表面の金蒸着膜６上に銀のバンプ
７をメツキ形成してアノード電極５を形成する。
こののち、各ツエナーダイオード素子間を切断分
離すれば、第１図のようなツエナーダイオードが
得られる。
ところで、上記第２図のバンプ７の形成工程に
おいて、もしすべてのPN接合３が正常であれ
ば、各バンプ７は略同等の高さに形成できるが、
一部のPN接合３ａが短絡を起していると、この
不良素子部分にメツキ電流が集中して流れ、バン
プ７ａが異常成長する。このため、周辺の正常な
素子のメツキ電流が減少して、正規のメツキ時間
ではバンプ７の高さが不足するようになり、所定
の高さのバンプ７を形成するためには、メツキ時
間が長くなる。また、異常なバンプ７ａが形成さ
れると、特性チエツク時に探針がこの異常バンプ
７ａに引掛つて特性チエツク装置を傷めたり、さ
らには各素子に切断分離することが困難になると
いつた問題点があつた。
おいて、もしすべてのPN接合３が正常であれ
ば、各バンプ７は略同等の高さに形成できるが、
一部のPN接合３ａが短絡を起していると、この
不良素子部分にメツキ電流が集中して流れ、バン
プ７ａが異常成長する。このため、周辺の正常な
素子のメツキ電流が減少して、正規のメツキ時間
ではバンプ７の高さが不足するようになり、所定
の高さのバンプ７を形成するためには、メツキ時
間が長くなる。また、異常なバンプ７ａが形成さ
れると、特性チエツク時に探針がこの異常バンプ
７ａに引掛つて特性チエツク装置を傷めたり、さ
らには各素子に切断分離することが困難になると
いつた問題点があつた。
上記欠点を解決するために各種の方法が提案さ
れた。まず、第１の方法は、金蒸着膜６，９を形
成した段階で特性チエツクを行なつて、不良素子
の金蒸着膜６ａ上に絶縁膜を被着形成するもので
ある。この方法は特性チエツク工程および絶縁膜
の形成工程が必要で煩雑である。第２の方法は、
ツエナーダイオードの電圧対電流特性を利用する
ものである。すなわち、ツエナーダイオードは、
第３図に示すように、順方向の電圧に対しては低
いスレツシホールド電圧VSで導通するが、逆方
向の電圧に対してはツエナー電圧VZ1で導通し、
VS＜VZ1である。そこで、バンプ７の形成に際し
て、第３図および第４図Ａに示すように、前記ス
レツシホールド電圧VSよりも大きい順方向電圧
V1を印加するのであるが、いきなりこのように
すると万一不良PN接合３ａがあつた場合、前述
のとおり異常バンプ７ａが形成される。このた
め、第２の方法は、第４図Ｂに示すように、まず
ツエナー電圧VZ1よりも低い電圧V2を印加して、
不良PN接合３ａ部分のみに逆電流を流して、不
良素子の金蒸着膜６ａのみを電解作用によつて選
択的に溶解除去し、次いで、順方向電圧V1を印
加して良品PN接合３を有する良品素子上のみに
バンプ７を形成する方法である。第３の方法は、
第４図Ｃに示すように、時間Ｔ１だけ順方向電圧
V1でメツキし、時間Ｔ２だけ逆電圧V2を印加し
て不良素子上のバンプ７ａを溶解除去することを
繰返す方法である。これら第２、第３の方法は非
常に巧みな方法で、ツエナー電圧VZが比較的大
きい場合は非常に優れた方法であるが、ツエナー
電圧VZが数ボルト程度になると、良品素子上の
金蒸着膜６やバンプ７も溶解されるという問題点
がある。すなわち、低いツエナー電圧VZ2（２〜
6V程度）のツエナーダイオードは、Ｎ型領域１
およびＰ型領域２の不純物濃度を高くして製造す
るので、ウエーハ１００の比抵抗が小さくなるこ
と、およびそれによつて絶縁膜４の直下部分に反
転層（チヤンネル）が形成されやすいことによつ
て、第５図に示すような電圧対電流特性となる。
このため、ツエナー電圧VZ2よりも小さい逆電圧
V3を印加しても、リーク電流I0が流れるので、第
２の方法では、不良PN接合３ａ上の金蒸着膜６
ａのみならず、正常なPN接合３上の金蒸着膜６
も溶解除去されてしまいやすいし、第３の方法で
は異常バンプ７ａのみならず正常バンプ７も一部
溶解されるので、所定の高さのバンプ７を形成す
るためには、メツキ時間が著しく長くなるという
欠点があり、採用できないという問題点があつ
た。
れた。まず、第１の方法は、金蒸着膜６，９を形
成した段階で特性チエツクを行なつて、不良素子
の金蒸着膜６ａ上に絶縁膜を被着形成するもので
ある。この方法は特性チエツク工程および絶縁膜
の形成工程が必要で煩雑である。第２の方法は、
ツエナーダイオードの電圧対電流特性を利用する
ものである。すなわち、ツエナーダイオードは、
第３図に示すように、順方向の電圧に対しては低
いスレツシホールド電圧VSで導通するが、逆方
向の電圧に対してはツエナー電圧VZ1で導通し、
VS＜VZ1である。そこで、バンプ７の形成に際し
て、第３図および第４図Ａに示すように、前記ス
レツシホールド電圧VSよりも大きい順方向電圧
V1を印加するのであるが、いきなりこのように
すると万一不良PN接合３ａがあつた場合、前述
のとおり異常バンプ７ａが形成される。このた
め、第２の方法は、第４図Ｂに示すように、まず
ツエナー電圧VZ1よりも低い電圧V2を印加して、
不良PN接合３ａ部分のみに逆電流を流して、不
良素子の金蒸着膜６ａのみを電解作用によつて選
択的に溶解除去し、次いで、順方向電圧V1を印
加して良品PN接合３を有する良品素子上のみに
バンプ７を形成する方法である。第３の方法は、
第４図Ｃに示すように、時間Ｔ１だけ順方向電圧
V1でメツキし、時間Ｔ２だけ逆電圧V2を印加し
て不良素子上のバンプ７ａを溶解除去することを
繰返す方法である。これら第２、第３の方法は非
常に巧みな方法で、ツエナー電圧VZが比較的大
きい場合は非常に優れた方法であるが、ツエナー
電圧VZが数ボルト程度になると、良品素子上の
金蒸着膜６やバンプ７も溶解されるという問題点
がある。すなわち、低いツエナー電圧VZ2（２〜
6V程度）のツエナーダイオードは、Ｎ型領域１
およびＰ型領域２の不純物濃度を高くして製造す
るので、ウエーハ１００の比抵抗が小さくなるこ
と、およびそれによつて絶縁膜４の直下部分に反
転層（チヤンネル）が形成されやすいことによつ
て、第５図に示すような電圧対電流特性となる。
このため、ツエナー電圧VZ2よりも小さい逆電圧
V3を印加しても、リーク電流I0が流れるので、第
２の方法では、不良PN接合３ａ上の金蒸着膜６
ａのみならず、正常なPN接合３上の金蒸着膜６
も溶解除去されてしまいやすいし、第３の方法で
は異常バンプ７ａのみならず正常バンプ７も一部
溶解されるので、所定の高さのバンプ７を形成す
るためには、メツキ時間が著しく長くなるという
欠点があり、採用できないという問題点があつ
た。
それゆえ、この発明の主たる目的は、ツエナー
電圧の低い多数のツエナーダイオード素子を形成
したウエーハの各素子上に良好なバンプをメツキ
形成する方法を提供することである。
電圧の低い多数のツエナーダイオード素子を形成
したウエーハの各素子上に良好なバンプをメツキ
形成する方法を提供することである。
この発明を要約すると、最初所定の順方向電圧
でバンプを形成したのち、ツエナー電圧等の逆方
向破壊電圧よりも低い逆電圧を印加して異常バン
プを溶解するようにしたことを特徴とする。
でバンプを形成したのち、ツエナー電圧等の逆方
向破壊電圧よりも低い逆電圧を印加して異常バン
プを溶解するようにしたことを特徴とする。
この発明の上述の目的およびその他の目的と特
徴は、図面を参照して行なう以下の詳細な説明か
ら一層明らかとなろう。
徴は、図面を参照して行なう以下の詳細な説明か
ら一層明らかとなろう。
第６図はこの発明によるメツキ時間と印加電圧
の関係を示す図であり、第７図はメツキ時の状態
を示す図である。図において、第２図および第４
図と同一部分は同一参照符号を示す。第７図にお
いて、１３は切換スイツチで、銀電極板１１に接
続された共通端子１４ａ、ウエーハ１００のカソ
ード電極８に接続された共通端子１４ｂと、電圧
V1の直流メツキ電源１２の正極に接続された切
換端子１５ａ、負極に接続された切換端子１５ｂ
と、電圧V3の直流電解電源１６の正極に接続さ
れた切換端子１７ａ、負極に接続された切換端子
１７ｂとを有する。
の関係を示す図であり、第７図はメツキ時の状態
を示す図である。図において、第２図および第４
図と同一部分は同一参照符号を示す。第７図にお
いて、１３は切換スイツチで、銀電極板１１に接
続された共通端子１４ａ、ウエーハ１００のカソ
ード電極８に接続された共通端子１４ｂと、電圧
V1の直流メツキ電源１２の正極に接続された切
換端子１５ａ、負極に接続された切換端子１５ｂ
と、電圧V3の直流電解電源１６の正極に接続さ
れた切換端子１７ａ、負極に接続された切換端子
１７ｂとを有する。
まず、第７図に示すように、切換スイツチ１３
を切換端子１５ａ，１５ｂ側に投入すると、銀電
極板１１が直流メツキ電源１２の正極に、ウエー
ハ１００のカソード電極８が負極に接続されるの
で、ウエーハ１００のPN接合３にはスレツシホ
ールド電圧VSよりも大きい順方向電圧V1が印加
されて表面の金蒸着膜６上にバンプ７が形成され
る。こゝで、もしPN接合３に一部不良PN接合
３ａが含まれていると、この不良PN接合３ａを
含む素子に電流が集中して流れて、異常バンプ７
ａが形成されることは先に述べたとおりである。
を切換端子１５ａ，１５ｂ側に投入すると、銀電
極板１１が直流メツキ電源１２の正極に、ウエー
ハ１００のカソード電極８が負極に接続されるの
で、ウエーハ１００のPN接合３にはスレツシホ
ールド電圧VSよりも大きい順方向電圧V1が印加
されて表面の金蒸着膜６上にバンプ７が形成され
る。こゝで、もしPN接合３に一部不良PN接合
３ａが含まれていると、この不良PN接合３ａを
含む素子に電流が集中して流れて、異常バンプ７
ａが形成されることは先に述べたとおりである。
次に、切換スイツチ１３を切換端子１７ａ，１
７ｂ側に投入する。すると、ウエーハ１００のカ
ソード電極８が直流電解電源１６の正極に、銀電
極板１１が負極に接続されるので、ウエーハ１０
０のPN接合３にはツエナー電圧VZ2よりも低い
逆電圧V3が印加される。しかるに、ツエナー電
圧VZ2が低いと、第５図に示すように、正常な
PN接合３にもリーク電流I0が流れるが、不良PN
接合３ａにはより大きい電流が流れる。この結
果、正常なPN接合３の素子のバンプ７も電解作
用で若干溶解されるが、不良PN接合３ａの素子
の異常バンプ７ａの溶解はより顕著である。この
ようにして、異常バンプ７ａが特性チエツク装置
を傷めないような高さに達した時点で切換スイツ
チ１３を中性状態に戻して電解作用を中止する。
こののち、各素子間を切断分離すれば、第１図の
ようなツエナーダイオードが得られる。
７ｂ側に投入する。すると、ウエーハ１００のカ
ソード電極８が直流電解電源１６の正極に、銀電
極板１１が負極に接続されるので、ウエーハ１０
０のPN接合３にはツエナー電圧VZ2よりも低い
逆電圧V3が印加される。しかるに、ツエナー電
圧VZ2が低いと、第５図に示すように、正常な
PN接合３にもリーク電流I0が流れるが、不良PN
接合３ａにはより大きい電流が流れる。この結
果、正常なPN接合３の素子のバンプ７も電解作
用で若干溶解されるが、不良PN接合３ａの素子
の異常バンプ７ａの溶解はより顕著である。この
ようにして、異常バンプ７ａが特性チエツク装置
を傷めないような高さに達した時点で切換スイツ
チ１３を中性状態に戻して電解作用を中止する。
こののち、各素子間を切断分離すれば、第１図の
ようなツエナーダイオードが得られる。
なお、上記実施例はＮ型領域１内にＰ型領域２
を選択拡散で形成する場合について説明したが、
Ｎ型領域１上にＰ型不純物をドープしたＰ型多結
晶領域を形成してもよい。Ｐ型領域内または上に
Ｎ型領域を選択拡散するかＮ型多結晶領域を形成
してもよい。また、温度補償型ツエナーダイオー
ドのように、両主面にバンプを有するものにも適
用できる。
を選択拡散で形成する場合について説明したが、
Ｎ型領域１上にＰ型不純物をドープしたＰ型多結
晶領域を形成してもよい。Ｐ型領域内または上に
Ｎ型領域を選択拡散するかＮ型多結晶領域を形成
してもよい。また、温度補償型ツエナーダイオー
ドのように、両主面にバンプを有するものにも適
用できる。
さらに、バンプ７を形成する場合、銀電極板１
１とウエーハ１００をメツキ液中に浸漬して対向
配置する場合のみならず、噴流式メツキを採用し
てもよい。
１とウエーハ１００をメツキ液中に浸漬して対向
配置する場合のみならず、噴流式メツキを採用し
てもよい。
この発明は以上のように、PN接合を有する多
数の半導体素子を形成した半導体ウエーハの各半
導体素子上にバンプ電極をメツキ形成する方法に
おいて、最初に、前記PN接合に順方向の電圧を
印加して各半導体素子上にバンプ電極を形成した
のち、前記PN接合に逆方向破壊電圧よりも小さ
い逆電圧を印加して異常バンプ電極を溶解するも
のであるから、低いツエナー電圧を有するツエナ
ーダイオードにおいても、短時間でかつ良好なバ
ンプ電極が形成できるという効果を奏する。
数の半導体素子を形成した半導体ウエーハの各半
導体素子上にバンプ電極をメツキ形成する方法に
おいて、最初に、前記PN接合に順方向の電圧を
印加して各半導体素子上にバンプ電極を形成した
のち、前記PN接合に逆方向破壊電圧よりも小さ
い逆電圧を印加して異常バンプ電極を溶解するも
のであるから、低いツエナー電圧を有するツエナ
ーダイオードにおいても、短時間でかつ良好なバ
ンプ電極が形成できるという効果を奏する。
第１図はこの発明の背景となるツエナーダイオ
ードの一例の断面図、第２図は第１図のダイオー
ドの従来の製造方法を説明するための概略構成断
面図、第３図はツエナー電圧が比較的大きい場合
の電圧対電流特性図、第４図Ａないし第４図Ｃは
従来の異なるメツキ方法の電圧印加特性図、第５
図はツエナー電圧が比較的小さい場合の電圧対電
流特性図、第６図はこの発明による製造方法を説
明する電圧印加特性図、第７図はこの発明の一実
施例方法を説明するための概略構成断面図であ
る。 ３……（良品）PN接合、３ａ……（不良）
PN接合、５……アノード電極、７……バンプ、
８……カソード電極、１１……銀電極板、１２…
…直流メツキ電源、１３……切換スイツチ、１６
……直流電解電源、１００……半導体ウエーハ、
V1……順方向電圧、VZ2……逆方向破壊電圧、V3
……逆方向電圧。
ードの一例の断面図、第２図は第１図のダイオー
ドの従来の製造方法を説明するための概略構成断
面図、第３図はツエナー電圧が比較的大きい場合
の電圧対電流特性図、第４図Ａないし第４図Ｃは
従来の異なるメツキ方法の電圧印加特性図、第５
図はツエナー電圧が比較的小さい場合の電圧対電
流特性図、第６図はこの発明による製造方法を説
明する電圧印加特性図、第７図はこの発明の一実
施例方法を説明するための概略構成断面図であ
る。 ３……（良品）PN接合、３ａ……（不良）
PN接合、５……アノード電極、７……バンプ、
８……カソード電極、１１……銀電極板、１２…
…直流メツキ電源、１３……切換スイツチ、１６
……直流電解電源、１００……半導体ウエーハ、
V1……順方向電圧、VZ2……逆方向破壊電圧、V3
……逆方向電圧。
Claims (1)
- 【特許請求の範囲】 １ PN接合を有する多数の半導体素子を形成し
た半導体ウエーハの各半導体素子にバンプ電極を
メツキ形成する方法において、 最初前記PN接合に所定の順方向の電圧を印加
して各半導体素子にバンプ電極を形成したのち、
前記PN接合に逆方向電圧を印加して異常バンプ
電極を溶解することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56027702A JPS57141940A (en) | 1981-02-26 | 1981-02-26 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56027702A JPS57141940A (en) | 1981-02-26 | 1981-02-26 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57141940A JPS57141940A (en) | 1982-09-02 |
| JPH0261143B2 true JPH0261143B2 (ja) | 1990-12-19 |
Family
ID=12228309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56027702A Granted JPS57141940A (en) | 1981-02-26 | 1981-02-26 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57141940A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW466729B (en) | 1999-07-26 | 2001-12-01 | Tokyo Electron Ltd | Plating method and device, and plating system |
-
1981
- 1981-02-26 JP JP56027702A patent/JPS57141940A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57141940A (en) | 1982-09-02 |
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