JPH0261168B2 - - Google Patents
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- Publication number
- JPH0261168B2 JPH0261168B2 JP19456784A JP19456784A JPH0261168B2 JP H0261168 B2 JPH0261168 B2 JP H0261168B2 JP 19456784 A JP19456784 A JP 19456784A JP 19456784 A JP19456784 A JP 19456784A JP H0261168 B2 JPH0261168 B2 JP H0261168B2
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- JP
- Japan
- Prior art keywords
- transistor
- current
- modulation
- constant
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000003321 amplification Effects 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 238000003199 nucleic acid amplification method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000009699 differential effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Landscapes
- Amplitude Modulation (AREA)
- Control Of Amplification And Gain Control (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は変調度一定電流変調回路に係り、特に
集積回路において、電圧信号をバイアス電流に重
量した電流信号に変換する変調度一定電流変調回
路に関するものである。
集積回路において、電圧信号をバイアス電流に重
量した電流信号に変換する変調度一定電流変調回
路に関するものである。
従来電流変調度を一定に保ちながら電流値を3
段階に変化させる変調度一定電流変調回路として
は第5図に示す回路が知られている。
段階に変化させる変調度一定電流変調回路として
は第5図に示す回路が知られている。
即ち、差動動作する2個のトランジスタQ1,
Q2のそれぞれのコレクタには負荷RL1,RL2が接
続され、ベースを入力電圧信号V3の入力端子と
し、エミツタ間には、接続をスイツチSw1,Sw2
で選択できる2つの抵抗R1,R2が並列に接続さ
れており、また各エミツタは同一電流値を出力
し、しかもこの電流値を選択できる制御端子2を
備えた制御回路1によつて同時に制御される定電
流源I1,I2に接続されるようになつている。
Q2のそれぞれのコレクタには負荷RL1,RL2が接
続され、ベースを入力電圧信号V3の入力端子と
し、エミツタ間には、接続をスイツチSw1,Sw2
で選択できる2つの抵抗R1,R2が並列に接続さ
れており、また各エミツタは同一電流値を出力
し、しかもこの電流値を選択できる制御端子2を
備えた制御回路1によつて同時に制御される定電
流源I1,I2に接続されるようになつている。
次にこの回路の動作を説明すると、入力電圧信
号VsはトランジスタQ1,Q2のエミツタ間に伝え
られ、一方のトランジスタQ1の負荷RL1に流れる
電流iRL1は定電流源I1の電流i1に入力電圧信号Vs
をトランジスタQ1,Q2のエミツタ間の抵抗値で
割つたものに重量した値である。
号VsはトランジスタQ1,Q2のエミツタ間に伝え
られ、一方のトランジスタQ1の負荷RL1に流れる
電流iRL1は定電流源I1の電流i1に入力電圧信号Vs
をトランジスタQ1,Q2のエミツタ間の抵抗値で
割つたものに重量した値である。
即ち、スイツチSw1を閉とした場合iRL1の変調
度は (Vsの振幅/R1)/i1 の式で表わされる。
度は (Vsの振幅/R1)/i1 の式で表わされる。
この負荷RL1に流れるの電流iRL1のレベルを変
調度一定で増やすためにはスイツチSw2を閉と
し、制御端子2の接続を変更してトランジスタ
Q1の負荷RL1に流れる電流iRL1の変調度が式の値
と等しくなる様に定電流源I1の電流i1を変化させ
ることになる。
調度一定で増やすためにはスイツチSw2を閉と
し、制御端子2の接続を変更してトランジスタ
Q1の負荷RL1に流れる電流iRL1の変調度が式の値
と等しくなる様に定電流源I1の電流i1を変化させ
ることになる。
もう一段レベルを変化させるには、スイツチ
Sw1を閉とし、制御端子2の接続を更に変更して
電流iRL1の変調度が式(1)と等しくなる様にi1を変
化させなければならない。
Sw1を閉とし、制御端子2の接続を更に変更して
電流iRL1の変調度が式(1)と等しくなる様にi1を変
化させなければならない。
然るにこの回路を集積回路化した場合、第1及
び第2のトランジスタQ1,Q2のエミツタ間に抵
抗R1,R2及びスイツチSw1,Sw2が接続されてい
るため、対称性がくずれており、差動動作回路の
特徴である低歪増幅及び高速動作性が十分に発揮
できない問題点がある。
び第2のトランジスタQ1,Q2のエミツタ間に抵
抗R1,R2及びスイツチSw1,Sw2が接続されてい
るため、対称性がくずれており、差動動作回路の
特徴である低歪増幅及び高速動作性が十分に発揮
できない問題点がある。
更に、スイツチSw1,Sw2の部分は配線を伸ば
して集積回路の外部に端子を設けることになるた
め発振等の不安定動作の要因が増すと云う問題点
もある。
して集積回路の外部に端子を設けることになるた
め発振等の不安定動作の要因が増すと云う問題点
もある。
本発明は、上述した諸問題点に鑑みてなされた
ものであり、差動動作性を保持しながら変調度一
定で電流レベルを変えることが可能な変調度一定
電流変調回路を提供することを目的としている。
ものであり、差動動作性を保持しながら変調度一
定で電流レベルを変えることが可能な変調度一定
電流変調回路を提供することを目的としている。
即ち、本発明は基本的には2個の差動電流変調
回路の並列接続回路であり、差動動作する2個の
トランジスタのベースを入力端子とし、エミツタ
間に抵抗を接続し、それぞれのコレクタに負荷抵
抗を接続し、それぞれのエミツタには同一電流値
を印加すると共に制御回路により動作・非動作が
同時に制御され得る定電流源がそれぞれ接続され
ている第1の差動電流変調回路と、この第1の差
動電流変調回路に2個のトランジスタと2個の定
電流源により第1の差動電流増幅回路と同様に構
成された第2の差動電増幅調回路が並列に接続さ
れた変調度一定電流増幅回路である。
回路の並列接続回路であり、差動動作する2個の
トランジスタのベースを入力端子とし、エミツタ
間に抵抗を接続し、それぞれのコレクタに負荷抵
抗を接続し、それぞれのエミツタには同一電流値
を印加すると共に制御回路により動作・非動作が
同時に制御され得る定電流源がそれぞれ接続され
ている第1の差動電流変調回路と、この第1の差
動電流変調回路に2個のトランジスタと2個の定
電流源により第1の差動電流増幅回路と同様に構
成された第2の差動電増幅調回路が並列に接続さ
れた変調度一定電流増幅回路である。
次に本発明の一実施例を第1図により説明す
る。但し、従来例と同一符号は同一部を示す。
る。但し、従来例と同一符号は同一部を示す。
即ち、ベースを入力端子とし、それぞれのコレ
クタに負荷抵抗RL1,RL2が接続され、エミツタ
間に第1の抵抗R1が接続され、またそれぞれの
エミツタに定電流源I1,I2が接続されている第1
及び第2のトランジスタQ1,Q2で構成された第
1の差動電流変調回路にベースとコレクタがそれ
ぞれ第1のトランジスタQ1のベースとコレクタ
にそれぞれ共通に接続された第3のトランジスタ
Q3のエミツタと、ベースとコレクタが第2のト
ランジスタQ2のベースとコレクタにそれぞれ共
通に接続された第4のトランジスタQ4のエミツ
タ間に第2の抵抗R2が接続され、それぞれのエ
ミツタには定電流源I3,I4が接続されている。
クタに負荷抵抗RL1,RL2が接続され、エミツタ
間に第1の抵抗R1が接続され、またそれぞれの
エミツタに定電流源I1,I2が接続されている第1
及び第2のトランジスタQ1,Q2で構成された第
1の差動電流変調回路にベースとコレクタがそれ
ぞれ第1のトランジスタQ1のベースとコレクタ
にそれぞれ共通に接続された第3のトランジスタ
Q3のエミツタと、ベースとコレクタが第2のト
ランジスタQ2のベースとコレクタにそれぞれ共
通に接続された第4のトランジスタQ4のエミツ
タ間に第2の抵抗R2が接続され、それぞれのエ
ミツタには定電流源I3,I4が接続されている。
このうち、定電流源I1,I2、及びI3とI4は電流
値がそれぞれ等しく、制御端子12を備えた制御
回路11によつて、それぞれの電流源の組は同時
に動作・非動作が制御される。
値がそれぞれ等しく、制御端子12を備えた制御
回路11によつて、それぞれの電流源の組は同時
に動作・非動作が制御される。
また第1及び第2のトランジスタQ1,Q2と第
1の抵抗R1、定電流源I1,I2で構成される第1の
差動電流増幅回路の変調度と、第3及び第4のト
ランジスタQ3,Q4と第2の抵抗R2定電流源I3,I4
で独立に構成される第2の差動電流増幅回路の変
調度は、あらかじめ等しくされている。
1の抵抗R1、定電流源I1,I2で構成される第1の
差動電流増幅回路の変調度と、第3及び第4のト
ランジスタQ3,Q4と第2の抵抗R2定電流源I3,I4
で独立に構成される第2の差動電流増幅回路の変
調度は、あらかじめ等しくされている。
次に、本実施例の動作を説明する。
即ち制御回路11により、定電流源I1,I2のみ
の動作が選択されている場合、負荷RL1または
RL2に流れる電流についての変調度は上述した式
で表わされ、バイアス電流はi1である。
の動作が選択されている場合、負荷RL1または
RL2に流れる電流についての変調度は上述した式
で表わされ、バイアス電流はi1である。
また、定電流源I3,I4のみの動作が選択されて
いる場合、変調度は上述した式に等しく、バイア
ス電流はi3である。
いる場合、変調度は上述した式に等しく、バイア
ス電流はi3である。
更に定電流源I1,I2及びI3,I4両方の動作が選
択されている場合、その変調度は上述した式に等
しく、バイアス電流はi1+i3である。
択されている場合、その変調度は上述した式に等
しく、バイアス電流はi1+i3である。
即ち、制御回路11が、いずれの電流源対の動
作を選択してもバイアス電流が変化するだけで変
調度は一定であり、差動性が保たれた変調度一定
電流変調回路を得ることが出来る。
作を選択してもバイアス電流が変化するだけで変
調度は一定であり、差動性が保たれた変調度一定
電流変調回路を得ることが出来る。
次に本発明のそれぞれ異なる変形例を第2乃至
第4図により説明す。但し、実施例と同一符号は
同一部を示し、特に説明しない。
第4図により説明す。但し、実施例と同一符号は
同一部を示し、特に説明しない。
先ず第2図の変形例は、定電流源I1,I2が第1
の抵抗R1の分割点P1とP2にそれぞれ接続され、
第1のトランジスタQ1のエミツタと分割点P1間
の抵抗値及び第2のトランジスタQ2のエミツタ
と分割点P2間の抵抗値を等しくしてある。
の抵抗R1の分割点P1とP2にそれぞれ接続され、
第1のトランジスタQ1のエミツタと分割点P1間
の抵抗値及び第2のトランジスタQ2のエミツタ
と分割点P2間の抵抗値を等しくしてある。
次の第3図の変形例は、定電流源I3,I4が第2
の抵抗R2の分割点P3,P4に接続され、第3のト
ランジスタQ3のエミツタと分割点P3間の抵抗値
及び第4のトランジスタQ4と分割点P4間の抵抗
値を等しくしてある。
の抵抗R2の分割点P3,P4に接続され、第3のト
ランジスタQ3のエミツタと分割点P3間の抵抗値
及び第4のトランジスタQ4と分割点P4間の抵抗
値を等しくしてある。
次の第4図の変形例は実施例の回路のNPNト
ランジスタをPNPトランジスタに置き替えた例
である。
ランジスタをPNPトランジスタに置き替えた例
である。
上述のように本発明によれば集積化された差動
回路の特徴である低歪動作及び高速動作性を満足
させながら一定変調度でバイアス電流が変えられ
る変調度一定電流変調回路を提供することが出来
る。
回路の特徴である低歪動作及び高速動作性を満足
させながら一定変調度でバイアス電流が変えられ
る変調度一定電流変調回路を提供することが出来
る。
第1図は本発明の一実施例を示す回路図、第2
図、第3図及び第4図はそれぞれ異なる本発明の
変形例を示す回路図、第5図は従来例を示す回路
図である。 1,11……制御回路、2,12……制御端
子、I1,I2,I3,I4……定電流源、Q1,Q2,Q3,
Q4……トランジスタ、R1……第1の抵抗、R2…
…第2の抵抗、RL1,RL2……負荷。
図、第3図及び第4図はそれぞれ異なる本発明の
変形例を示す回路図、第5図は従来例を示す回路
図である。 1,11……制御回路、2,12……制御端
子、I1,I2,I3,I4……定電流源、Q1,Q2,Q3,
Q4……トランジスタ、R1……第1の抵抗、R2…
…第2の抵抗、RL1,RL2……負荷。
Claims (1)
- 【特許請求の範囲】 1 差動動作する2つのトランジスタQ1,Q2の
それぞれのコレクタに負荷RL1,RL2が接続さ
れ、またそれぞれのベースを入力端子とし、更に
それぞれのエミツタは同一電流値を出力すると共
に同時に制御されるそれぞれの定電流源I1,I2に
接続され、さらに両方のエミツタ間に第1の抵抗
R1を備えた第1の差動電流変調回路と、ベース
とコレクタが前記第1のトランジスタのベースと
コレクタにそれぞれ共通に接続された第3のトラ
ンジスタQ3のエミツタと、ベースとコレクタが
前記第2のトランジスタQ2のベースとコレクタ
にそれぞれ共通に接続された第4のトランジスタ
Q4のエミツタは、同一電流値をもち、しかも同
時に制御されるそれぞれの定電流源I3,I4に接続
され、更に両方のエミツタ間に前記第3のトラン
ジスタQ3及び第4のトランジスタQ4のコレクタ
電流の変調度が、前記第1の差動電流変調回路の
前記第1のトランジスタQ1と前記第2のトラン
ジスタQ2のコレクタ電流の変調度に等しくなる
値をもつ第2の抵抗R2を備えた第2の差動電流
変調回路と、複数個の制御端子を有し、これら制
御端子の開、閉の選択により前記定電流源I1,I2
の動作・非動作の制御及び前記定電流源I3,I4の
動作・非動作の制御を行う制御回路とを具備する
ことを特徴とする変調度一定電流変調回路。 2 定電流源I1が第1の抵抗R1の分割点P1に接続
され、定電流源I2が前記第1の抵抗R1の分割点で
第2のトランジスタQ2のエミツタとの間の抵抗
値が第1のトランジスタQ1のエミツタと前記分
割点P1の間の抵抗値に等しくなる点に接続され
ていることを特徴とする特許請求の範囲第1項記
載の変調度一定電流変調回路。 3 定電流源I3が第2の抵抗R2の分割点P3に接続
され、定電流源I4が前記第2の抵抗R2の分割点で
第4のトランジスタQ4のエミツタとの間の抵抗
値が第3のトランジスタQ3のエミツタと前記分
割点P3の間の抵抗値に等しくなる点P4に接続さ
れていることを特徴とする特許請求の範囲第1項
記載の変調度一定電流変調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19456784A JPS6173405A (ja) | 1984-09-19 | 1984-09-19 | 変調度一定電流変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19456784A JPS6173405A (ja) | 1984-09-19 | 1984-09-19 | 変調度一定電流変調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6173405A JPS6173405A (ja) | 1986-04-15 |
| JPH0261168B2 true JPH0261168B2 (ja) | 1990-12-19 |
Family
ID=16326677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19456784A Granted JPS6173405A (ja) | 1984-09-19 | 1984-09-19 | 変調度一定電流変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6173405A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4282138B2 (ja) | 1998-10-12 | 2009-06-17 | 横浜ゴム株式会社 | タイヤ |
-
1984
- 1984-09-19 JP JP19456784A patent/JPS6173405A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6173405A (ja) | 1986-04-15 |
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