JPH0261183B2 - - Google Patents
Info
- Publication number
- JPH0261183B2 JPH0261183B2 JP15604384A JP15604384A JPH0261183B2 JP H0261183 B2 JPH0261183 B2 JP H0261183B2 JP 15604384 A JP15604384 A JP 15604384A JP 15604384 A JP15604384 A JP 15604384A JP H0261183 B2 JPH0261183 B2 JP H0261183B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- frequency divider
- frequency
- output signal
- shift register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Manipulation Of Pulses (AREA)
- Pulse Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、例えばPCM TV伝送装置等に使
用される分周器において、分周器の出力信号のデ
ユーテイを修正する様にした分周器に関するもの
である。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention relates to a frequency divider used, for example, in a PCM TV transmission device, in which the duty of an output signal of the frequency divider is corrected. It is something.
従来この種の分周器としては、第１図に示すも
のがあつた。第１図は従来の分周器を示すブロツ
ク構成図、第２図は、第１図の分周器における各
部の信号波形図である。各図において、１はカウ
ンタ回路、２はリトリガブル単安定フリツプフロ
ツプ回路、３はカウンタ回路１に入力する被分周
信号、４はカウンタ回路１の出力信号、５はリト
リガブル単安定フリツプフロツプ回路２の出力信
号である。
A conventional frequency divider of this type is shown in FIG. FIG. 1 is a block diagram showing a conventional frequency divider, and FIG. 2 is a signal waveform diagram of each part of the frequency divider shown in FIG. In each figure, 1 is a counter circuit, 2 is a retriggerable monostable flip-flop circuit, 3 is a divided signal input to counter circuit 1, 4 is an output signal of counter circuit 1, and 5 is an output signal of retriggerable monostable flip-flop circuit 2. It is.
上記第１図に示す様な構成の分周器において
は、カウンタ回路１は被分周信号３を入力とし、
クロツク周波数を１／（2N＋１）に分周した出
力信号４を出力する。ただし、出力信号４のデユ
ーテイは2N／（2N＋１）となる。分周信号をク
ロツク信号として使用する場合に、この信号のデ
ユーテイは0.5±0.15以下とする必要がある。リ
トリガブル単安定フリツプフロツプ回路２は、カ
ウンタ回路１の出力信号４を入力とし、この入力
信号の立ち上りでトリガをかけ、CRの時定数を
再設定することにより、パルス幅を、デユーテイ
が0.5に設定したパルス状の出力信号５を出力す
る。 In the frequency divider configured as shown in FIG. 1 above, the counter circuit 1 receives the frequency-divided signal 3 as input,
Output signal 4 is obtained by dividing the clock frequency by 1/(2N+1). However, the duty of output signal 4 is 2N/(2N+1). When the frequency-divided signal is used as a clock signal, the duty of this signal must be 0.5±0.15 or less. The retriggerable monostable flip-flop circuit 2 inputs the output signal 4 of the counter circuit 1, applies a trigger at the rising edge of this input signal, and resets the CR time constant to set the pulse width to a duty of 0.5. A pulsed output signal 5 is output.
従来の分周器は以上の様に構成されているの
で、クロツク周波数が変化すると、これに伴つて
CRの時定数の再設定する必要が生じるため、そ
の操作が煩雑になるという欠点があつた。 Conventional frequency dividers are configured as described above, so when the clock frequency changes,
The disadvantage is that the CR time constant needs to be reset, making the operation complicated.
この発明は、上記の様な従来のものの欠点を改
善する目的でなされたもので、カウンタ回路、1/
２分周回路、シフトレジスタ回路及び排他的論理
和回路等により分周器を構成することにより、ク
ロツク周波数が変化しても無調整でクロツク周波
数を１／（2N＋１）に分周し、デユーテイを0.5
にすることができる分周器を提供するものであ
る。
This invention was made for the purpose of improving the drawbacks of the conventional circuits as described above.
By configuring a frequency divider using a divide-by-2 circuit, a shift register circuit, an exclusive OR circuit, etc., even if the clock frequency changes, the clock frequency can be divided by 1/(2N+1) without adjustment, and the duty can be reduced. 0.5
The purpose of this invention is to provide a frequency divider that can be
以下、この発明の実施例を図について説明す
る。第３図はこの発明の一実施例である分周器を
示すブロツク構成図、第４図は、第３図の分周器
における各部の信号波形図である。各図におい
て、１はカウンタ回路、６は1/2分周回路、７は
シフトレジスタ回路、８は排他的論理和回路であ
る。また、３はカウンタ回路１に入力する被分周
信号、４はカウンタ回路１の出力信号、９は1/2
分周回路６の出力信号、１０はシフトレジスタ回
路７の出力信号、１１は排他的論理和回路８の出
力信号である。
Embodiments of the present invention will be described below with reference to the drawings. FIG. 3 is a block diagram showing a frequency divider according to an embodiment of the present invention, and FIG. 4 is a signal waveform diagram of each part of the frequency divider of FIG. In each figure, 1 is a counter circuit, 6 is a 1/2 frequency divider circuit, 7 is a shift register circuit, and 8 is an exclusive OR circuit. In addition, 3 is the frequency-divided signal input to the counter circuit 1, 4 is the output signal of the counter circuit 1, and 9 is 1/2
10 is an output signal of the shift register circuit 7, and 11 is an output signal of the exclusive OR circuit 8.
上記第３図に示す様な構成の分周器において
は、カウンタ回路１は被分周信号３を入力とし、
クロツク周波数を１／（2N＋１）に分周した出
力信号４を1/2分周回路６に出力する。この1/2分
周回路６は、カウンタ回路１の出力信号４のクロ
ツク周波数を1/2に分周し、デユーテイを0.5にし
て、シフトレジスタ回路７及び排他的論理和回路
８に出力する。シフトレジスタ回路７は、被分周
信号３と1/2分周回路６の出力信号９を入力とし、
Ｎビツトだけ1/2分周回路６の出力信号９を遅延
して排他的論理和回路８に出力する。この排他的
論理和回路８は、1/2分周回路６の出力信号９と
シフトレジスタ回路７の出力信号１０を入力と
し、クロツク周波数が１／（2N＋１）で、デユ
ーテイが（Ｎ＋１）／（2N＋１）の出力信号１
１を出力することができる。この様に、この発明
による分周器では、1/5分周以上の分周器におい
ては、出力信号１１のデユーテイは0.5±0.15以
下となり、この特性は、上記したクロツク周波数
には無関係になるものである。 In the frequency divider configured as shown in FIG. 3 above, the counter circuit 1 receives the frequency-divided signal 3 as an input, and
An output signal 4 obtained by dividing the clock frequency by 1/(2N+1) is output to a 1/2 frequency divider circuit 6. This 1/2 frequency divider circuit 6 divides the clock frequency of the output signal 4 of the counter circuit 1 into 1/2, sets the duty to 0.5, and outputs it to the shift register circuit 7 and the exclusive OR circuit 8. The shift register circuit 7 inputs the divided signal 3 and the output signal 9 of the 1/2 frequency divider circuit 6,
The output signal 9 of the 1/2 frequency divider circuit 6 is delayed by N bits and outputted to the exclusive OR circuit 8. This exclusive OR circuit 8 inputs the output signal 9 of the 1/2 frequency divider circuit 6 and the output signal 10 of the shift register circuit 7, has a clock frequency of 1/(2N+1), and a duty of (N+1)/( 2N+1) output signal 1
1 can be output. In this way, in the frequency divider according to the present invention, the duty of the output signal 11 is 0.5±0.15 or less in a frequency divider of 1/5 or more, and this characteristic is independent of the above-mentioned clock frequency. It is something.
この発明は以上説明した様に、分周器において
カウンタ回路、1/2分周回路、シフトレジスタ回
路及び排他的論理和回路等により分周器を構成し
たので、クロツク周波数を１／（2N＋１）に分
周する場合に、クロツク周波数が変化しても無調
整でクロツク周波数を１／（2N＋１）に分周し、
デユーテイを0.5にすることができるから、その
操作性が簡単に、かつ容易となり、また、高い精
度の分周特性が得られるなどの優れた効果を奏す
るものである。
As explained above, in this invention, the frequency divider is configured by a counter circuit, a 1/2 frequency divider circuit, a shift register circuit, an exclusive OR circuit, etc., so that the clock frequency can be reduced to 1/(2N+1). When dividing the clock frequency into
Since the duty can be set to 0.5, the operability becomes simple and easy, and excellent effects such as highly accurate frequency division characteristics can be obtained.
第１図は従来の分周器を示すブロツク構成図、
第２図は、第１図の分周器における各部の信号波
形図、第３図はこの発明の一実施例である分周器
を示すブロツク構成図、第４図は、第３図の分周
器における各部の信号波形図である。
図において、１……カウンタ回路、２……リト
リガブル単安定フリツプフロツプ回路、３……被
分周信号、４，５，９，１０，１１……出力信
号、６……１／２分周回路、７……シフトレジス
タ回路、８……排他的論理和回路である。なお、
各図中、同一符号は同一、又は相当部分を示す。
Figure 1 is a block diagram showing a conventional frequency divider.
2 is a signal waveform diagram of each part of the frequency divider shown in FIG. 1, FIG. 3 is a block configuration diagram showing a frequency divider which is an embodiment of the present invention, and FIG. FIG. 3 is a signal waveform diagram of each part in the frequency generator. In the figure, 1... Counter circuit, 2... Retriggerable monostable flip-flop circuit, 3... Divided signal, 4, 5, 9, 10, 11... Output signal, 6... 1/2 frequency dividing circuit, 7...Shift register circuit, 8...Exclusive OR circuit. In addition,
In each figure, the same reference numerals indicate the same or corresponding parts.
Claims (1)
の入力端子及びシフトレジスタ回路のクロツク入
力端子に入力し、前記カウンタ回路の出力端子を
１／２分周回路の入力端子に接続し、この1/2分周回
路の出力端子を前記シフトレジスタ回路のデータ
入力端子及び排他的論理和回路の入力端子の一端
に接続し、前記シフトレジスタ回路の出力端子を
前記排他的論理和回路の入力端子の他端に接続
し、この排他的論理和回路の出力端子より分周信
号出力を得ることを特徴とする分周器。 ２ 前記分周器において、１／（2N＋１）に分
周する場合に、前記シフトレジスタ回路における
遅延量をＮビツトとすることを特徴とする特許請
求の範囲第１項記載の分周器。[Claims] 1. In a frequency divider, a frequency-divided signal is input to an input terminal of a counter circuit and a clock input terminal of a shift register circuit, and the output terminal of the counter circuit is input to an input terminal of a 1/2 frequency divider circuit. The output terminal of the 1/2 frequency divider circuit is connected to the data input terminal of the shift register circuit and one end of the input terminal of the exclusive OR circuit, and the output terminal of the shift register circuit is connected to the exclusive logic circuit. A frequency divider, characterized in that it is connected to the other end of an input terminal of a summation circuit, and obtains a frequency-divided signal output from the output terminal of this exclusive OR circuit. 2. The frequency divider according to claim 1, wherein when the frequency is divided by 1/(2N+1), the delay amount in the shift register circuit is N bits.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15604384A JPS6133019A (en) | 1984-07-26 | 1984-07-26 | Frequency divider |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15604384A JPS6133019A (en) | 1984-07-26 | 1984-07-26 | Frequency divider |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6133019A JPS6133019A (en) | 1986-02-15 |
| JPH0261183B2 true JPH0261183B2 (en) | 1990-12-19 |
Family
ID=15619067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15604384A Granted JPS6133019A (en) | 1984-07-26 | 1984-07-26 | Frequency divider |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6133019A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6379420A (en) * | 1986-09-22 | 1988-04-09 | Nec Corp | Odd number frequency divider |
-
1984
- 1984-07-26 JP JP15604384A patent/JPS6133019A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6133019A (en) | 1986-02-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4691170A (en) | Frequency multiplier circuit | |
| JP3649874B2 (en) | Frequency divider circuit | |
| JPH0411051B2 (en) | ||
| JPS6133019A (en) | Frequency divider | |
| US4777447A (en) | Method and apparatus for a digital difference frequency mixer | |
| JPH03163908A (en) | Clock signal delay circuit | |
| KR890000088B1 (en) | Pulse precision delay circuit | |
| JP2693648B2 (en) | Multiplier | |
| JPS6379420A (en) | Odd number frequency divider | |
| JPS6312424B2 (en) | ||
| KR930003902Y1 (en) | Pulse generator | |
| JP2994882B2 (en) | Divider circuit | |
| JPS61140221A (en) | Timing generating circuit | |
| JP2664958B2 (en) | Clock duty adjustment circuit | |
| JPH0256853B2 (en) | ||
| JPS6239569B2 (en) | ||
| JPH0422215A (en) | Pulse width variable circuit | |
| KR20000040634A (en) | Division circuit using frequency multiplier | |
| JPH0462604B2 (en) | ||
| JPH0964725A (en) | Odd frequency divider | |
| JP2679471B2 (en) | Clock switching circuit | |
| JP2606262B2 (en) | Pulse generation circuit | |
| JP2648958B2 (en) | Pulse insertion circuit | |
| JPS5851614A (en) | Variable phase shifting circuit | |
| JPH0523115B2 (en) |