JPH0262063A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0262063A JPH0262063A JP21326388A JP21326388A JPH0262063A JP H0262063 A JPH0262063 A JP H0262063A JP 21326388 A JP21326388 A JP 21326388A JP 21326388 A JP21326388 A JP 21326388A JP H0262063 A JPH0262063 A JP H0262063A
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- JP
- Japan
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- cell
- external
- integrated circuit
- semiconductor integrated
- gate array
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- Pending
Links
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- 238000002955 isolation Methods 0.000 claims abstract description 19
- 239000000872 buffer Substances 0.000 description 15
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- 208000035795 Hypocalcemic vitamin D-dependent rickets Diseases 0.000 description 5
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- 238000000034 method Methods 0.000 description 3
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Landscapes
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はゲートアレイ方式の半導体集積回路に利用され
る。
る。
本発明は半導体集積回路に関し、特にゲートアレイ方式
で設計される半導体集積回路で、複数の異なる電位の電
源を必要とする半導体集積回路に関する。
で設計される半導体集積回路で、複数の異なる電位の電
源を必要とする半導体集積回路に関する。
本発明は、外部セルと内部セルとを有するゲートアレイ
方式の半導体集積回路において、前記外部セルと前記内
部セル間ならびに各外部セル間を電気的に分離する分離
領域を設けることにより、 前記外部セルに異なる電位の電源を接続可能とし、効率
のよいレイアウトが可能なゲートアレイ方式による多電
源の半導体集積回路を実現したものである。
方式の半導体集積回路において、前記外部セルと前記内
部セル間ならびに各外部セル間を電気的に分離する分離
領域を設けることにより、 前記外部セルに異なる電位の電源を接続可能とし、効率
のよいレイアウトが可能なゲートアレイ方式による多電
源の半導体集積回路を実現したものである。
従来のゲートアレイ方式による半導体集積回路では、標
準化されたトランジスタや、電源拡散層があらかじめ設
計され配置された下地基板がある。
準化されたトランジスタや、電源拡散層があらかじめ設
計され配置された下地基板がある。
そして例えば第４図に示すように、外部セル２１と内部
セル２２とが配置された下地基板２３上に、接地バッド
２４に接続された接地配線２５が形成され、これは接地
電位を各トランジスタに与える。また電源パッド２６に
接続されたＶＤＤＩ電源配線２７が形成され、これはＶ
ＤＤＩ電源（ハイレベル電位）を各トランジスタに与え
るように設計されている。
セル２２とが配置された下地基板２３上に、接地バッド
２４に接続された接地配線２５が形成され、これは接地
電位を各トランジスタに与える。また電源パッド２６に
接続されたＶＤＤＩ電源配線２７が形成され、これはＶ
ＤＤＩ電源（ハイレベル電位）を各トランジスタに与え
るように設計されている。
前述した従来のゲートアレイ方式の半導体集積回路では
、下地基板の周囲にレイアウトされた外部セルとしての
出力バッファの上に、金属配線を引き廻して電源を供給
する方式となっているので、ａｈのハイレベル電源を出
力トランジスタに接続する場合、電源数分だけ金属配線
領域を下地基板上に確保する必要があり、これはチップ
面積の増大を招くほか、他の信号配線等の配線設計の自
由度を低下させる欠点がある。
、下地基板の周囲にレイアウトされた外部セルとしての
出力バッファの上に、金属配線を引き廻して電源を供給
する方式となっているので、ａｈのハイレベル電源を出
力トランジスタに接続する場合、電源数分だけ金属配線
領域を下地基板上に確保する必要があり、これはチップ
面積の増大を招くほか、他の信号配線等の配線設計の自
由度を低下させる欠点がある。
本発明の目的は、前記の欠点を除去することにより、効
率のよいレイアウトが可能な、ゲートアレイ方式による
多電源の半導体集積回路を提供することにある。
率のよいレイアウトが可能な、ゲートアレイ方式による
多電源の半導体集積回路を提供することにある。
本発明は、外部セルと内部セルとを有するゲートアレイ
方式の半導体集積回路において、前記外部セルと前記内
部セル間ならびに各外部セル間を電気的に分離する分離
領域を設けたことを特徴とする。
方式の半導体集積回路において、前記外部セルと前記内
部セル間ならびに各外部セル間を電気的に分離する分離
領域を設けたことを特徴とする。
〔作用〕
分離領域は、例えばＰＮ接合分離により、外部゛セルと
内部セル間ならびに各外部セル間を電気的に分離する。
内部セル間ならびに各外部セル間を電気的に分離する。
すなわち、前記外部セルはそれぞれ他と電気的に分離さ
れているので、所要の電位の電源を他と関係なく接続で
きる。
れているので、所要の電位の電源を他と関係なく接続で
きる。
従って、効率のよいレイアウトが可能なゲートアレイ方
式による多電源の半導体集積回路を得ることが可能とな
る。
式による多電源の半導体集積回路を得ることが可能とな
る。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）は本発明の第一実施例を示す平面図および
第１図（ｂ）は第１図（ａ）のＡ−Ａ’ 模式的断面図
である。
第１図（ｂ）は第１図（ａ）のＡ−Ａ’ 模式的断面図
である。
本第−実施例は、外部セル１と内部セル２とを有するゲ
ートアレイ方式の半導体集積回路において、 外部セルｌと内部セル２間ならびに各外部セル１間を電
気的に分離する分離領域としてのＰ型分離拡散層３が設
けられている。
ートアレイ方式の半導体集積回路において、 外部セルｌと内部セル２間ならびに各外部セル１間を電
気的に分離する分離領域としてのＰ型分離拡散層３が設
けられている。
次に、本第−実施例の製造方法の概要について説明する
。
。
まず、Ｐ型半導体基板４上にＰ型埋込層６を形成する。
次に、エビクキシャル層からなる５ΩｃｍのＮ型半導体
層５をこの上に成長させ、その後でＰ型分離拡散層３を
形成し、ドライブインすることによりＰ型埋込層６とＰ
型分離拡散層３とがつながり、ＰＮ分離層が得られる。
層５をこの上に成長させ、その後でＰ型分離拡散層３を
形成し、ドライブインすることによりＰ型埋込層６とＰ
型分離拡散層３とがつながり、ＰＮ分離層が得られる。
本発明の特徴は、第１図において、Ｐ型分離拡散層３を
設けたことにある。
設けたことにある。
次に、第１図の構造を用いて、外部セルに複数の異なる
電位の電源を接続した場合について説明する。
電位の電源を接続した場合について説明する。
第２図は本発明の第二実施例の要部を示す平面図で、第
１図（ａ）における外部セル部の一例の一部分を示した
ものである。
１図（ａ）における外部セル部の一例の一部分を示した
ものである。
本第二実施例においては、一つの分離された外部セル１
の中に二つのボンディング用のパッドが入るように設計
されており、第一のハイレベル電位ＶＤＤＩで動作する
ゲートアレイに、第二の電源ＶＤＤ２を必要とする出力
バッファを配置する例を示す。
の中に二つのボンディング用のパッドが入るように設計
されており、第一のハイレベル電位ＶＤＤＩで動作する
ゲートアレイに、第二の電源ＶＤＤ２を必要とする出力
バッファを配置する例を示す。
ＶＤＤＩ系の出力バッファ１３は、Ｐ型分離拡散層３に
より分離された一つの分離領域ごとに二つ並んで入り、
この出力は接続配線１８によりパッド１０に接続される
。これらの出力バッファ１３のハイレベル電源ＶＤＤＩ
はコンタクト１６を介してＶＤＤ１電源配線８で給電さ
れる。また接地電位はコンタクト１５を介して接地配線
７で与えられる。第二のハイレベル電源ＶＤＤ２はパッ
ド９に与えられ、このパッド９はＮ型半導体層５にコン
タクトされており、この分離領域はＶＤＤ２の電位にな
る。接地電位は他の出力バッファと同様に接地配線７を
共用することができる。
より分離された一つの分離領域ごとに二つ並んで入り、
この出力は接続配線１８によりパッド１０に接続される
。これらの出力バッファ１３のハイレベル電源ＶＤＤＩ
はコンタクト１６を介してＶＤＤ１電源配線８で給電さ
れる。また接地電位はコンタクト１５を介して接地配線
７で与えられる。第二のハイレベル電源ＶＤＤ２はパッ
ド９に与えられ、このパッド９はＮ型半導体層５にコン
タクトされており、この分離領域はＶＤＤ２の電位にな
る。接地電位は他の出力バッファと同様に接地配線７を
共用することができる。
以上説明したように、分離領域を二つの出力バッファお
よびそれにそれぞれ接続された二つのパッドが入るよう
な大きさで設計しておき、第二の電源ＶＤＤ２が必要な
場合は、この二つのパッドのうち一つくパッド９）をＶ
ＤＤ２電源および拡散層コンタクトに、残りの一つ（パ
ッド１１） をＶＤＤ２系の出力バッファ１４の出力
パッドとして用いることにより、一つのゲートアレイチ
ップで複数のハイレベル電源をレイアウトすることがで
きる。
よびそれにそれぞれ接続された二つのパッドが入るよう
な大きさで設計しておき、第二の電源ＶＤＤ２が必要な
場合は、この二つのパッドのうち一つくパッド９）をＶ
ＤＤ２電源および拡散層コンタクトに、残りの一つ（パ
ッド１１） をＶＤＤ２系の出力バッファ１４の出力
パッドとして用いることにより、一つのゲートアレイチ
ップで複数のハイレベル電源をレイアウトすることがで
きる。
なお、第２図において、１２は外部セルと内部セルとを
接続する接続配線、および１７は未使用の出力バッファ
である。
接続する接続配線、および１７は未使用の出力バッファ
である。
第３図は本発明の第三実施例の要部を示す平面図で、第
１図（ａ）における外部セル部の他の例の一部分を示し
たものである。
１図（ａ）における外部セル部の他の例の一部分を示し
たものである。
本第三実施例は、第２図の第二実施例において、未使用
だった出力バッファ１７にＶＤＤ２系の出力バッファ１
４と同様の内部セル出力を入力し、二つの出力バッファ
１４の出力を接続配線１９で接続することにより、第二
実施例にくらべて、２倍の出力電流がＶＤＤ２系出力の
パッド１１から得られるようにしたものである。
だった出力バッファ１７にＶＤＤ２系の出力バッファ１
４と同様の内部セル出力を入力し、二つの出力バッファ
１４の出力を接続配線１９で接続することにより、第二
実施例にくらべて、２倍の出力電流がＶＤＤ２系出力の
パッド１１から得られるようにしたものである。
また、ＶＤＤ２系の出力バッファをさらに増やす場合は
、ＶＤＤ２電源の分配配線２０により、隣の分離領域に
ＶＤＤ２電源を与えることができ、ＶＤＤ２系の出力バ
ッファ１４を増設することが可能となる。
、ＶＤＤ２電源の分配配線２０により、隣の分離領域に
ＶＤＤ２電源を与えることができ、ＶＤＤ２系の出力バ
ッファ１４を増設することが可能となる。
以上、第二および第三実施例で説明したように、一つの
外部セル内に出力バッファと出力用のパッドを二組み設
けることにより、効率のよいレイアウトが可能となる。
外部セル内に出力バッファと出力用のパッドを二組み設
けることにより、効率のよいレイアウトが可能となる。
なお、前記の実施例においては、分離領域をＰＮ接合分
離により形成したが、これは絶縁物分離でも同様である
。
離により形成したが、これは絶縁物分離でも同様である
。
以上説明したように、本発明によれば、ゲートアレイの
個々の外部セル同士や、外部セルと内部セルを例えばＰ
Ｎ接合分離することにより、外部セルに異なった電源を
接続することができ、これにより複数のハイレベル電圧
を出力することができ、かつ効率よいレイアウトが可能
なゲートアレイ方式による多電源の半導体集積回路を提
供でき、その効果は大である。
個々の外部セル同士や、外部セルと内部セルを例えばＰ
Ｎ接合分離することにより、外部セルに異なった電源を
接続することができ、これにより複数のハイレベル電圧
を出力することができ、かつ効率よいレイアウトが可能
なゲートアレイ方式による多電源の半導体集積回路を提
供でき、その効果は大である。
第１図（ａ）は本発明の第一実施例を示す平面図。
第１図ら）は第１図（ａ）のＡ−Ａ’ 模式的断面図。
第２図は本発明の第二実施例の要部を示す平面図。
第３図は本発明の第三実施例の要部を示す平面図。
第４図は従来例を示す平面図。
１．２１・・・外部セノベ２．２２・・・内部セノベ３
・・・Ｐ型分離拡散層、４・・・Ｐ型半導体基板、５・
・・Ｎ型半導体層、６・・・Ｐ型埋込層、７．２５・・
・接地配線、８．２７・・・ＶＤＤＩ電源配線、９．１
０．１１・・・パッド、１２．１８．１９・・・接続配
線、１３．１４．１７・・・出力バッファ、１５．１６
・・・コンタクト、２０・・・分配配線、２３・・・下
地基板、２４・・・接地パッド、２６・・・電源パッド
。
・・・Ｐ型分離拡散層、４・・・Ｐ型半導体基板、５・
・・Ｎ型半導体層、６・・・Ｐ型埋込層、７．２５・・
・接地配線、８．２７・・・ＶＤＤＩ電源配線、９．１
０．１１・・・パッド、１２．１８．１９・・・接続配
線、１３．１４．１７・・・出力バッファ、１５．１６
・・・コンタクト、２０・・・分配配線、２３・・・下
地基板、２４・・・接地パッド、２６・・・電源パッド
。
Claims (1)
- 【特許請求の範囲】 １、外部セルと内部セルとを有するゲートアレイ方式の
半導体集積回路において、 前記外部セルと前記内部セル間ならびに各外部セル間を
電気的に分離する分離領域を設けたことを特徴とする半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21326388A JPH0262063A (ja) | 1988-08-26 | 1988-08-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21326388A JPH0262063A (ja) | 1988-08-26 | 1988-08-26 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0262063A true JPH0262063A (ja) | 1990-03-01 |
Family
ID=16636202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21326388A Pending JPH0262063A (ja) | 1988-08-26 | 1988-08-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0262063A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0563921A3 (ja) * | 1992-03-31 | 1994-05-04 | Toshiba Kk | |
| US9683784B2 (en) | 2012-01-27 | 2017-06-20 | Carrier Corporation | Evaporator and liquid distributor |
-
1988
- 1988-08-26 JP JP21326388A patent/JPH0262063A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0563921A3 (ja) * | 1992-03-31 | 1994-05-04 | Toshiba Kk | |
| US5347150A (en) * | 1992-03-31 | 1994-09-13 | Kabushiki Kaisha Toshiba | Semiconductor input/output circuits operating at different power supply voltages |
| US9683784B2 (en) | 2012-01-27 | 2017-06-20 | Carrier Corporation | Evaporator and liquid distributor |
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