JPH0262078B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、所謂“サンドキヤスル”形式と称
される多レベル・パルス列を使用して、タイミン
グ情報を第１の状況から第２の状況へ伝送する装
置に関するものである。さらに詳しく言えば、こ
の発明はエンコーダ（符号器）によつて形成され
るサンドキヤスル・パルスの１あるいはそれ以上
のレベルと、デコーダ（復号器）において比較の
ために使用される複数の参照（レフアレンス）レ
ベルとの間のトラツキングを有利に行なうことの
できる３レベル形式のサンドキヤスル・パルス用
の符号化（エンコード）／復号（デコード）装置
に関するものである。

〔発明の背景〕

異つたタイミングの必要性をもつた各種のキー
イング機能はしばしば共通集積回路内の動作で必
要となる。集積回路の単一入力端子に供給するた
めの複合多レベル・キーイング波形を外部で生成
することによつて端子の数を節約することができ
る。集積回路中では、供給された複合波形（これ
はサンドキヤスル状の形態を持つている）から各
異つたタイミングのキーイング波形を抽出するた
めにレベル感知デコーダ回路が含まれている。

２つの異つたレベル（基準（ベース）レベル以
上）のパルス成分をもつたサンドキヤスル・パル
ス列を形成するのに適したエンコーダ回路の例が
ヨースト（Yost）氏の米国特許第4343130号明細
書中に記載されている。ヨースト氏の発明に係る
エンコーダ回路によつて発生された形式の２レベ
ル・サンドキヤスル・パルスのパルス成分を分離
するのに適したデコーダ回路の例がアイ・イー・
イー・イー トランザクシヨンズ オン コンス
ーマ エレクトロニクス（IEEE Transactions
on Consumer Electronics）、Vol.CE−26、1980
年11月号の第693頁乃至第706頁に掲載されている
ハーウツド（L.Harwood）氏他の論文、「集積化
されたNTSCクロミナンス／ルミナンス プロセ
ツサ（Integrated NTSC Chrominance／
Luminance Processor）」中に示されている。

上記のハーウツド氏他のデコーダの例では、カ
ラーテレビシヨン受像機のルミナンス／クロミナ
ンス信号処理回路で使用するためのリトレース・
ブランキング波形およびバースト・ゲート波形は
２レベル・サンドキヤスル・パルスから別々に取
出される。２レベル・サンドキヤスル・パルス
は、リトレース・ブランキングが望まれるとき、
反復期間の初期部分と終了部分との間で第１のレ
ベルを呈する。このパルスはまた反復期間の中間
（バツクポーチ）部分期間中でより高い第２のレ
ベルを呈する。この中間部分はバースト・ゲート
動作が行なわれる反復期間とタイミングが一致し
ている。サンドキヤスル・パルスのこの使用例で
は、実行されるキーイング動作の重畳期間があ
る。すなわち、リトレース・ブランキングは各バ
ースト・ゲート期間を通じて継続する。ある種の
カラーテレビジヨン受像機はカラー映像管のバイ
アスを自動的に制御するための装置を具えてい
る。このような装置では、重畳機能の他に非重畳
機能をも含む１組のキーイング機能がルミナン
ス／クロミナンス信号処理回路に関連しているこ
とが望ましい。これについては、1983年12月14日
に「ルミナンス／クロミナンス信号処理回路用制
御装置（Control System For Luminance／
Chrominance Signal Processing Circuits）」と
いう名称のシヤンレイ（R.Shanley）氏の米国特
許出願第561176号（特願昭59−263737号、特開昭
60−145787号に対応）明細書中で詳細に説明され
ている。

カラーテレビジヨン受像機中のカラー映像管バ
イアスの自動制御装置の一例がヒン（Hinn）氏
の米国特許第4263622号明細書中に示されている。
ヒン氏の装置では、各垂直ブランキング期間内の
何本かの連続する線期間を占める制御期間が、参
照信号状態で電子銃によつて生成される黒レベル
電流をモニタするために除外されている。この制
御期間中、所望電流レベルからのずれが検出さ
れ、電子銃のバイアスは好ましくないずれを打消
すように再調整される。制御期間の一部分の間
で、カラー映像管のグリツドには導通増強パルス
が供給される。バイアス・レベルはグリツドのパ
ルスによつて与えられる陰極電流レベルの変化を
表わす取出された情報に基づいている。経年変化
や他のパラメータの変動に拘らずカラー映像管の
３個の電子銃間のバイアス関係を適性に維持する
ための上述のヒン氏の方法を利用するのに適した
装置が1982年10月14日付けのパーカ（R.P.
Parker）氏の米国特許出願第434314号（特願昭
58−192293号、特開昭59−90473号に対応）明細
書中に示されている。

上記のヒン氏の特許およびパーカ氏の特許出願
明細書中の構成によつて例示された方法で自動映
像管バイアス（AKB）を使用して所期の効果を
得るためには、ルミナンス／クロミナンス信号処
理回路は、電流モニタおよびバイアス調整動作に
よる好ましくない乱れあるいは汚染を避けるため
に、映像管のバイアス制御期間中、何等かの好ま
しい形式の取扱いを必要とするということが上述
のシヤンレイ氏の特許出願明細書中で明らかにさ
れている。これらの信号処理回路は、周期的に反
復する映像管のバイアス制御期間の相互間の期間
中にカラー映像管に供給するための信号情報を処
理する。

チツプの単一入力端子に、上述の２レベル・サ
ンドキヤスル・パルスによつて搬送されるタイミ
ング情報に加えて、映像管の反復バイアス制御期
間を識別するタイミング情報を供給するために、
３レベル形式、すなわち各パルス成分に対する基
準（ベース）レベル以上の３つの異つたレベルの
サンドキヤスル・パルスを使用することが提案さ
れた。

〔発明の概要〕

この発明の原理によつて構成された３レベル・
サンドキヤスル・パルス・エンコード／デコード
装置の好ましい実施例では、入力する３レベル・
サンドキヤスル・パルスを、DC電圧源の端子間
に結合された共通のオン−チツプ分圧器上の個々
の中間電位点から取出されたそれぞれの異つた参
照（レフアレンス）電圧と比較する３個の電圧比
較器を使用したオン−チツプ・デコーダ装置が使
用されている。参照電圧の第１のレベルは、エン
コーダによつて発生された３レベル・サンドキヤ
スル・パルス列の基準（ベース）レベルと上記３
レベル・サンドキヤスル・パルス列が呈する最も
低いパルス列との間にあるように選定されてい
る。参照電圧の第２のレベルは、３レベル・サン
ドキヤスル・パルス列が呈するパルス・レベルの
うちの上記の最も低いパルス・レベルと中間レベ
ルとの間にあるように選定されている。第３の参
照電圧レベルは、３レベル・サンドキヤスル・パ
ルス列が呈する上記中間パルス・レベルと最高の
パルス・レベルとの間にあるように選定されてい
る。デコーダを持つた集積回路の外側のエンコー
ダでは、キード回路が、外部分圧器の出力端子か
ら取出された第４の参照電圧に従つて３レベル・
サンドキヤスル・パルス列が呈する中間パルス・
レベルを決定する。外部分圧器は第１のオン−チ
ツプ分圧器と同様なDC電圧源の両端間に結合さ
れている。電源の出力電圧が負荷の変動、温度変
化等によつて変化しても、取出された３レベル・
サンドキヤスル・パルス列の中間レベルの比較器
に供給される参照電圧に対するトラツキングは確
保され、デコーダで得られるレベル弁別の信頼性
が高められる。

この発明の実施例によれば、外部エンコーダは
また第１および第２の分圧器と同様なDC電圧源
の両端間に接続された第３の選択的に付勢される
分圧器を含んでおり、最も低いパルス・レベルが
この第３の分圧器の出力に従つて決定される。適
当にタイミングのとられた期間中、最高のパル
ス・レベルが、第３の分圧器の分圧効果無しに上
記DC電圧源の出力に応答するように、上記第３
の分圧器は実効的に動作停止状態とされる。３レ
ベル・サンドキヤスル・パルス列のすべてのパル
ス成分が存在しない期間中、第３の分圧器はその
分圧比の変更を受け、上記３レベル・サンドキヤ
スル・パルス列の基準（ベース）レベルは上記分
圧比の変更期間中に第３の分圧器の変更された出
力に従つて決定される。上述のように第３の分圧
器を使用すると、デコーダの比較器参照電圧とパ
ルス列の最低および最高パルス・レベルとの間の
トラツキングと同様に、上記参照（レフアレン
ス）電圧とパルス列の基準（ベース）レベルとの
間のトラツキングも確保され、デコーダ中で得ら
れるレベル弁別の信頼性をさらに高めることがで
きる。

〔実施例の詳細な説明〕

以下、図を参照しつつこの発明を詳細に説明す
る。

第１図のカラーテレビジヨン受像機の一部の構
成において、DC電圧源１１の正端子（＋V_s）と
アースされた負端子との間に複数の抵抗器２１，
２２，２３，２４がこの順序で接続されていて分
圧器２０を構成している。抵抗器２１，２２，２
３，２４は集積回路１３上に形成されており、こ
の分圧器２０からICの外部に設けられた電源１
１の端子＋V_sへはIC１３のインタフエース端子
VIを経て接続されている。集積回路１３にはさ
らにカラーテレビジヨン受像機のルミナンス／ク
ロミナンス信号処理回路（図示せず）が設けられ
ている。これらの回路は前述のシヤンレイ氏の米
国特許出願明細書中に示されている。

大きさが順次に低下する各参照電圧が、抵抗器
２１と２２との接続点、抵抗器２２と２３との接
続点、抵抗器２３と２４との接続点に現われる。
これらの参照電圧は集積回路１３上に形成された
各電圧比較器３１，３３，３５に参照入力として
供給される。後程説明するようにして生成される
３レベル・サンドキヤスル・パルス列からなる信
号は集積回路１３のインタフエース端子SCに供
給され、この端子SCから各比較器３１，３３，
３５へ信号入力として供給される。入力信号の電
圧レベルと分圧器２０からの各参照電圧の比較結
果を表わす各比較器３１，３３，３５の出力はオ
ン−チツプ・キーイング回路３７に供給され、オ
ン−チツプ・ルミナンス／クロミナンス信号処理
回路の各種の素子を使用するために使用される複
数のキーイング信号出力を発生させる。

分圧器２０、比較器３１，３３，３５、および
キーイング回路３７はサンドキヤスル・パルス・
デコーダを構成している。サンドキヤスル・パル
ス・デコーダは、「３レベル・サンドキヤスル・
パルス・デコーダ（Trilevel Sandcastle Pulse
Decoder）」という名称で1983年12月14日付けで
出願されたハーウツド（Harwood）氏他の米国
特許出願第561331号（特願昭59−263736号、特開
昭60−145790号に対応）明細書中に記載されてい
る特殊な形式のものが望ましい。ハーウツド氏他
の米国特許出願明細書に示されているデコーダの
形式では、中間レベル電圧比較器３３の動作は、
上記ハーウツド氏他の特許出願明細書中に詳細に
示されているように、パルス成分の弁別のため
に、例えば高いレベル電圧比較器３５の出力に応
答する。このような動作を考慮した比較器の出力
に応答するキーイング回路３７の素子からの別の
入力を受信する電圧比較器３３を第１図に示して
いる。

第３図の“sc”によつて示される波形をもつた
３レベル・サンドキヤスル・パルス列は、３レベ
ル・サンドキヤスル・パルス形成回路６０によつ
て端子SCに供給される。パルス形成回路６０に
は(a)DC電源１１の端子＋V_sからの入力と、(b)バ
ースト・ゲート・パルス発生器４１の出力端子(G)
からの入力と、(c)リトレース・ブランキング・パ
ルス発生器４３の出力端子（CB）からの入力と、
(d)AKB期間パルス発生器５３の出力端子(B)から
の入力が供給される。サンドキヤスル・パルス波
形“sc”は３レベルの形をもち、パルス列の基準
レベルV_Bよりもより正の第１パルス・レベルV_RB
にあるリトレース・ブランキング・パルス成分
と、第１のパルス・レベルよりも正の第２のパル
ス・レベルV_AKにある映像管のバイアス制御期間
タイミング・パルス成分と、第２のパルス・レベ
ルよりもより正の第３のパルス・レベルV_BGにあ
るバースト・ゲート・パルス成分とを含んでい
る。

第１図の回路構成において、バースト・ゲー
ト・パルス発生器４１およびリトレース・ブラン
キング・パルス発生器４３は第２の集積回路４０
上に集積回路の形で構成されている。第２の集積
回路４０上には、水平駆動パルス発生器４５およ
び垂直駆動パルス発生器４７を含む受像機の偏向
制御回路も形成されている。発生器４１および４
３の出力端子ＧおよびCBはIC４０のインタフエ
ース端子を構成している。発生器４５および４７
の駆動パルス出力はIC４０の各インタフエース
端子ＨおよびＶに現われる。

各駆動パルスは受像機の水平および垂直偏向回
路（図示せず）に供給されることに加えて、これ
らの各駆動パルスは、それぞれ抵抗器４８，４９
を経て第３の集積回路５０上に集積回路の形で構
成された論理回路５１の入力端子H′およびV′に
も供給される。論理回路５１は、入力端子H′お
よびV′からの入力に応答して、端子Ａにバイア
ス制御期間中、タイミング・パルスを出力し、こ
れをIC５０上に集積回路の形で構成されたAKB
期間パルス発生器５３にキーイング入力として供
給する。集積回路５０上には受像機の自動映像管
バイアス制御回路（図示せず）も形成されている
ことが望ましい。この制御回路としては前述のパ
ーカ氏の特許出願明細書（これには論理回路５１
の機能を実現するのに適した構成も示されてい
る）に示されている形式のものであることが望ま
しい。

一例として、端子Ａからパルス発生器５３に供
給されるキーイング波は第３図の“ａ”によつて
示される波形を持ち、この波形は受信信号の垂直
ブランキング期間の同期パルスの後の７本の水平
線期間を占めるようにタイミングがとられている
反復フイールド周波数パルスからなる。上記７本
の水平線期間は映像管のバイアス制御期間を特定
するものである。

この発明の原理によれば、AKB期間パルス発
生器５３は３レベル・サンドキヤスル・パルス形
成回路６０と共同して、DC電圧源１１の出力端
子の両端間に接続された第２の分圧器６５の出力
に従つて反復バイアス制御期間の各々の間、３レ
ベル・サンドキヤスル・パルス列の第２（中間）
のパルス・レベルV_AKを決定する。第２の分圧器
６５は電源端子＋V_sとアースとの間に接続され
た抵抗器６１と６２とによつて構成されている。
分圧抵抗器６２と並列にフイルタ・キヤパシタ６
３が接続されている。分圧器６５に関連する分圧
比は、抵抗器２１と２２との接続点、抵抗器２２
と２３との接続点にそれぞれ現われる第１の分圧
器２０の出力に関連する各分圧比間に入り込むよ
うに選択されている。第２の分圧器６５の出力は
参照レベル入力としてIC５０のインタフエース
端子RLを経てAKB期間パルス発生器５３に供給
される。

次に、分圧器６５の参照レベル出力に従つて３
レベル・サンドキヤスル・パルス列のV_AKレベル
を所望通りに制御するために使用することのでき
る図示の技術を第２図を参照して説明する。第２
図は、この発明の特定の実施例による３レベル・
サンドキヤスル・パルス形成回路６０とAKB期
間パルス発生器５３を構成する回路を詳細に示す
ものである。

第２図において、第１図の装置のIC４０中の
バースト・ゲート・パルス発生器４１とリトレー
ス・ブランキング・パルス発生器４３の各出力装
置は各NPNトランジスタ７１，７２として示さ
れている。これらのトランジスタ７１，７２のエ
ミツタ電極はアースされており、コレクタ電極は
ICインタフエース端子ＧおよびCBにそれぞれ接
続されている。端子ＧおよびCBは各々抵抗器７
４，７３を経て端子Ｐに接続されており、端子Ｐ
は抵抗器７５を経て、DC電源１１の正電源端子
＋V_sに接続されている。

第３図の“rb”はトランジスタ７１のベース電
極に供給される負方向リトレース・ブランキン
グ・パルス列の波形を示す。第３図の“bg”は
トランジスタ７２のベース電極に供給される負方
向バースト・ゲート・パルス列の波形を示す。

リトレース・ブランキング波形“rb”は、フイ
ールド周波数で反復し、且つ受像機のカラー映像
管のビームの垂直リトレースの反復期間を包含す
る比較的広いパルス成分と、線周波数で反復し、
且つ垂直リトレース・ブランキング期間の外側に
ある上記ビームの水平リトレース期間を包含する
狭いパルス成分とを含んでいる。リトレース・ブ
ランキング波形“rb”は、受像機の水平および垂
直偏向回路から取出された適当にタイミングの調
整された信号の合成によつて容易に形成される。

バースト・ゲート波形“bg”は水平リトレー
ス・ブランキング・パルス成分よりも幅の狭いパ
ルス成分を含み、このパルス成分は受信信号の反
復線期間の水平ブランキング部分のバツクポーチ
の部分と一致するようにタイミングがとられてい
る。バースト・ゲート波形“bg”を発生する回
路の一例が1983年８月30日付けで出願されたフア
ーンスラ（R.Fernsler）氏他の米国特許出願第
527889号（特願昭59−181624号、特開昭60−
72391号に対応）明細書中に示されている。

スピードアツプ・キヤパシタ７７で側路された
抵抗器７６は端子Ｐを、第１図の装置のAKBパ
ルス発生器５３の機能を行なわせる回路の出力端
子Ｂに接続しており、別の抵抗器７８は端子Ｂを
サンドキヤスル・パルス形成回路の出力端子SC
に接続している。

第２図の回路構成において、発生器５３の参照
レベル入力端子RLはPNPトランジスタ８１のベ
ース電極に直接接続されており、このトランジス
タ８１のコレクタ電極は接地されている。トラン
ジスタ８１のエミツタ電極はダイオード接続され
た第１のNPNトランジスタ８２のエミツタ電極
に直接接続されている。トランジスタ８２の互い
に接続されたベースおよびコレクタ電極は同じく
ダイオード接続されたトランジスタ８３のエミツ
タ電極に接続されている。トランジスタ８３の互
いに接続されたベースおよびコレクタ電極は抵抗
器８４を経て端子＋V_sに関連する電源とは異な
る動作電位源の正端子＋V_ccに接続されている。

抵抗器８４を経て供給される電流は、トランジ
スタ８１，８２，８３のベース−エミツタ接合を
順バイアスし、抵抗器８４とトランジスタ８３と
の接続点の端子Ｒに、順バイアスされたベース−
エミツタ接合によつて発生されるオフセツト電子
（V_be）の大きさの３倍に等しい電圧（3V_be）だ
け端子RLにおける参照電圧から正方向にオフセ
ツトされた電位を発生させる。

端子Ｒはエミツタ・ホロワ接続されたNPNト
ランジスタ８５のベース電極に直接接続されてお
り、そのコレクタ電極は＋V_cc電源端子に直接接
続されている。NPNトランジスタ８６はエミツ
タ・ホロワ・トランジスタ８５に対する電流源と
して動作し、トランジスタ８６のコレクタ電極は
トランジスタ８５のエミツタ電極に直接接続され
ており、トランジスタ８６のエミツタ電極は接地
されている。電流源トランジスタ８６によつて引
出される電流は、＋V_cc電源端子とトランジスタ８
６のベース電極との間に接続された抵抗器８８
と、トランジスタ８６のベース−エミツタ電路を
側路するダイオード接続されたNPNトランジス
タ８７とからなるバイアス回路によつて決定され
る。ダイオード接続されたトランジスタ８７の相
互に接続されたベースおよびコレクタ電極はトラ
ンジスタ８６のベース電極に直接接続されてお
り、そのエミツタ電極はアースされている。

抵抗器８９は、エミツタ・ホロワ・トランジス
タ８５のエミツタ電極を多エミツタNPNトラン
ジスタ９１のベース電極に接続しており、トラン
ジスタ９１のコレクタ電極は＋V_cc電源端子に直
接接続されている。NPN制御トランジスタ９０
のコレクタ電極は多エミツタ・トランジスタ９１
のベース電極に直接接続されており、トランジス
タ９０のエミツタ電極はアースされており、その
ベース電極はキーイング波入力端子Ａに接続され
ている。

トランジスタ９１の第１のエミツタ電極９２は
第1NPN出力トランジスタ９４のベース電極に直
接接続されている。出力トランジスタ９４のエミ
ツタ電極は出力端子Ｂに直接接続されており、そ
のコレクタ電極は＋V_cc電源端子に直接接続され
ている。

トランジスタ９１の第２のエミツタ電極９３は
NPNエミツタ・ホロワ・トランジスタ９５のベ
ース電極に直接接続されており、トランジスタ９
５のコレクタ電極は＋V_cc電源端子に直接接続さ
れている。エミツタ・ホロワ・トランジスタ９５
のエミツタ電極と第２のNPN出力トランジスタ
９９のベース電極との間には抵抗器９６が接続さ
れており、トランジスタ９９のコレクタ電極は出
力端子Ｂに直接接続されている。抵抗器１００は
出力トランジスタ９９のエミツタ電極をアースに
帰路している。ダイオード接続されたNPNトラ
ンジスタ９７の相互に接続されたベースおよびコ
レクタ電極は出力トランジスタ９９のベース電極
に直接接続されており、そのエミツタ電極は抵抗
器９８を経てアースに帰路している。

第２図の回路の動作を説明すると、波形“ａ”
の負方向AKB制御期間タイミング・パルス成分
がキーイング波入力端子Ａに現われると、制御ト
ランジスタ９０は遮断する。この状態では、トラ
ンジスタ９１のベース電極の電位は、トランジス
タ９１，９４，９５，９７および９９を同時に導
通させるのに充分に上昇する。出力トランジスタ
９４および９９が導通すると、発生器５３は出力
端子Ｂに非常に低いインピーダンスを与える。各
キーイング期間中に発生器５３の出力インピーダ
ンスが抵抗器７６によつて与えられるインピーダ
ンスよりも多少低くなることにより、端子Ｂは端
子Ｒにおける電位よりも3V_beだけ負方向にオフ
セツトされた電位にクランプされる。この場合、
導通トランジスタ９１のベース電流によつて抵抗
器８９の両端間に発生する僅かな電圧降下は無視
している。トランジスタ８５，９１，９４の順バ
イアスされたベース−エミツタ接合の両端間の電
圧降下によつて導入される負オフセツトは、トラ
ンジスタ８１，８２，８３の順バイアスされたベ
ース−エミツタ接合の両端間の電圧降下によつて
導入される正オフセツト効果を打消す。従つて、
各キーイング期間中に端子Ｂにおける出力電圧
は、参照レベル入力端子RLにおける参照電圧
（動作電源端子＋V_ccにおける電源電圧および斯る
電源電圧が受けるあらゆる変動には関係なく）に
よつて直接決定され、この例では上記参照電圧に
実質的に等しくされる。

AKB制御期間以外の期間中、キーイング入力
端子Ａにおける波形“ａ”がその基準レベルを呈
するとき、制御トランジスタ９０は導通状態にな
り、トランジスタ９１のベース電極の電位をトラ
ンジスタ９１，９４，９５，９７および９９を不
動作とするに充分な程度に低下させる。この状態
で出力トランジスタ９４および９９を同時に遮断
することにより、発振器５３の出力は実効的に開
回路になり、出力端子Ｂは端子Ｐにおける電圧の
振れに自由に追従することができる。

端子Ｐにおける電圧の振れの性質を知るため
に、トランジスタ７１および７２のキーイングの
効果を考察する必要がある。トランジスタ７１の
ベース電極における負方向リトレース・ブランキ
ング・パルス成分が現われている間は、トランジ
スタ７１は遮断する。連続するリトレース・ブラ
ンキング・パルス成分の相互間では、トランジス
タ７１は強く導通する。トランジスタ７２のベー
ス電極における負方向バースト・ゲート・パルス
成分が現われる間は、トランジスタ７２は遮断す
る。連結するバースト・ゲート・パルス成分相互
間の期間中は、トランジスタ７２は強く導通す
る。

上述の動作の結果、２レベル形式のサンドキヤ
スル・パルス列が端子Ｐに現われる。波形“rb”
と“bg”の基準レベルが一致する期間中（例え
ば実水平線期間のトレース部分の間）、トランジ
スタ７１と７２は同時に導通する。この状態で
は、DC電圧源１１の両端間に分圧器が形成され
る。この分圧器は抵抗器７３と７４との並列接続
と直列の抵抗器７５からなる。この分圧器の分圧
比は、端子Ｐにおける基準レベルを比較的低い正
電位に設定するように定められている。

波形“bg”のバースト・ゲート・パルスの発
生と一致しない波形“rb”の各リトレース・ブラ
ンキング・パルス成分の部分が現われる間、トラ
ンジスタ７１は遮断し、トランジスタ７２は導通
状態になる。この状態では、抵抗器７３は開回路
になり、電源１１の両端間に修正された分圧器が
形成される。この修正された分圧器は抵抗器７４
のみと直列の抵抗器７５とからなる。修正された
分圧器の分圧比は、端子Ｐの電圧を、上述の基準
レベルよりも正のリトレース・ブランキング・パ
ルス・レベルに上昇させるように定められてい
る。

波形“rb”のリトレース・ブランキング・パル
ス成分の部分の発生と常に一致する波形“bg”
のバースト・ゲート・パルス成分が現われる間、
トランジスタ７１および７２は同時に遮断する。
この状態では、抵抗器７３および７４は共に開回
路になり、端子Ｐにおける電位は、リトレース・
ブランキング・パルス・レベルよりも高く、且つ
電源端子V_sにおける電位かあるいはこれに近い
電位のバースト・ゲート・パルス・レベルに上昇
する。

前述の発生器５３の動作のクランピング効果に
より、端子Ｂは、各バイアス制御期間中は、端子
Ｐにおける基準リトレース・ブランキング・レベ
ルとバースト・ゲート・レベルとの間の振れに追
従しない。しかしながら、上記のバイアス制御期
間の相互の間では、端子Ｂの電位は自由に上記の
振れに追従する。その結果、端子SCに供給され
るパルス列は、波形“sc”によつて示される所望
の３レベル形式となる。

上述のように、供給された３レベル・サンドキ
ヤスル・パルス列の中間パルス・レベル（V_AK）
は、端子RLに供給される第２の分圧器６５（第
１図）の出力によつて決定される。供給された３
レベル・サンドキヤスル・パルス列の最低パル
ス・レベル（V_RB）は、電源１１の出力端子の両
端間に結合された別の分圧器７５，７４の出力に
従つて決定される。抵抗器７５および７４の抵抗
値は、分圧比を抵抗器２２と２３との接続点、お
よび抵抗器２３と２４との接続点に現われる第１
の分圧器（第１図）の出力に関連する各分圧比間
に入る上記別の分圧器に関連させるように選定さ
れている。

供給された３レベル・サンドキヤスル・パルス
の基準レベル（V_B）は、抵抗器７４を抵抗器７
３によつて実効的に側路することによつて修正さ
れるとき、分圧器７５，７４の出力に従つて決定
される。抵抗器７３の抵抗値は、分圧比を、抵抗
器２３と２４との接続点に発生する参照電圧より
も充分に低い基準レベルを保証する修正された分
圧器７５，７４／７３と関連させるように選定さ
れる。

抵抗器７３および７４が同時に開回路になるこ
とによつて別の分圧器が不動作状態となり、最高
のパルス・レベル（V_BG）を電源端子＋V_sの電位
またはその電位に近い電位に決定することができ
る。第２図の装置の意図した使用態様では、関連
するデコーダはPNPクランプ・トランジスタを
含み、そのエミツタ電極は端子SCに接続されて
おり、そのコレクタ電極はアースされており、そ
のベース電極は端子＋V_sと抵抗器２１と２２と
の接続点との間に配置された分圧器２０上の別の
中間点に接続されている。このようなクランピン
グ・トランジスタを使用すると、比較器（第１図
の３１，３３，３５）に供給されるパルス列のバ
ースト・ゲート・パルス・レベルは、分圧器２０
の上記別の中間点に現われる参照電圧にクランプ
される。クランピング・トランジスタが存在しな
いと、供給されたサンドキヤスル・パルス列のバ
ースト・ゲート・パルス・レベルは実効的に＋
V_sの電位に直接対応する。いずれの場合も、好
ましい追従（トラツキング）関係は、比較器のバ
ースト・ゲート・パルス・レベル（V_BG）と参照
入力との間で設定される。

従つて、この発明の実施例の動作においては、
デコーダの比較器への３レベル・サンドキヤス
ル・パルス列の各種のレベルと参照入力との間の
トラツキングは自動的に得られる。このことによ
り、たとえ電源電圧の変動が生じても、正確なデ
コーデイングに必要な比較器による各パルス列レ
ベル間の弁別を確実に行なうことができる。

第１図のキーイング回路３７の１つの出力はバ
ースト・ゲート・パルス成分からなる。これらの
成分は端子SCにおける３レベル・サンドキヤス
ル・パルスから分離され、IC１３上のルミナン
ス／クロミナンス信号処理回路のカラー信号出力
のDCレベルの安定化のために装置中の電圧比較
器のキーイングに使用される。1983年12月14日付
けで「垂直同期期間中のエラー導入防止手段を具
えたキードDC安定化装置（Keyed DC
Stabilization System With Protection From
Error Introduction During Vertical Sync
Interval）」という名称で出願されたシヤンレイ
氏他の米国特許出願第561280号（特願昭59−
265171号、特開昭60−153288号に対応）明細書中
には、エラーを減少させるためには、受信信号の
各垂直同期期間の少なくとも１部分の期間中、安
定化装置の比較器のキーイングが阻止されるのが
望ましいということが示されている。さらに同特
許出願明細書中には、このようなキーイングを確
実に阻止するために、ルミナンス／クロミナンス
ICに供給される３レベル・サンドキヤスル・パ
ルスから垂直同期期間中のバースト・ゲート・パ
ルス成分の少なくとも幾つかを除くということが
提案されている。バースト・ゲート・パルス成分
の選択的除去を行なうための好ましい技術が、
1983年12月14日付けで「垂直同期期間中不動作状
態とされるバツクポーチ・ゲート・パルス発生器
（Backporch Gating Pulse Generator Subject
to Disabling During Vertical Sync Interval）」
という名称のヨースト（T.Yost）氏の米国特許
出願第561332号（特願昭59−263738号、特開昭60
−145772号に対応）明細書中に開示されている。
このヨースト氏の特許出願明細書中には、前述の
フアーンスラ（Fernsler）氏他の米国特許出願第
527889号明細書中に開示されているバースト・ゲ
ート・パルス発生回路の修正されたものが示され
ており、このバースト・ゲート・パルス発生回路
では、各垂直同期期間の選択された部分中ゲー
ト・パルスの発生が抑制される。

従つて、この発明の好ましい実施例では、第２
図の装置中のトランジスタ７２に入力を供給する
ために使用されるバースト・ゲート・パルス発生
回路は、上述のヨースト氏の特許出願明細書に示
されている態様で垂直同期期間中のゲート・パル
スの発生を抑制する機能を具備している。このよ
うな回路構成では、トランジスタ７２のベース電
極に供給されるパルス列は波形“bg”の形状を
呈し、バースト・ゲート・パルスは垂直同期期間
の少なくとも選択された部分の期間中、存在しな
い。端子SCに現われる３レベル・サンドキヤス
ル・パルス列は、波形“sc”の形状と一致し、垂
直同期期間の選択された部分中はV_BGレベルへの
振れは存在しない。

【図面の簡単な説明】

第１図はこの発明の実施例による３レベル・サ
ンドキヤスル・パルス・エンコード／デコード装
置を具えたカラーテレビジヨン受像機の一部を、
その一部分をブロツク図の形で、他の部分を概略
回路図の形で示した図、第２図は第１図の装置の
機能の一部を構成する回路構成の実施例を示す
図、第３図は第１図の装置の動作を説明するため
の波形を示す図である。 １１……DC電圧源、２０……第１の分圧器、
２１−２２……第１の中間点、２２−２３……第
３の中間点、２３−２４……第２の中間点、３１
……第１の電圧比較器、３３……第３の電圧比較
器、３５……第２の電圧比較器、３７……キーイ
ング回路（信号処理回路の動作制御手段）、５３
……AKB期間パルス発生器（パルス列の電圧レ
ベル決定手段）、６０……３レベル・サンドキヤ
スル・パルス形成回路、６５……第２の分圧器、
V_BG……第１の電圧レベル、V_RB……第２の電圧
レベル、V_AK……第３の電圧レベル、SC……集積
回路チツプ端子、V_H……第１の参照電圧、V_L…
…第２の参照電圧。

Claims (1)

1. 【特許請求の範囲】 １ 集積回路チツプ上に配置された信号処理回路
   を含み、 さらに上記集積回路チツプに外付けされ、第１
   の電圧レベルを示す第１のパルス成分と、上記第
   １の電圧レベルよりも低い第２の電圧レベルを示
   す第２のパルス成分と、上記第１の電圧レベルと
   第２の電圧レベルとの中間の第３の電圧レベルを
   示す第３のパルス成分とを含む３レベル・パルス
   列を上記集積回路チツプの端子に供給するための
   手段と、 DC電圧源と、 上記集積回路チツプ上に配置され、上記DC電
   圧源の両端間に接続された第１の分圧器と、 上記集積回路チツプ上に配置され、上記第１の
   分圧器上の第１の参照電圧が現われる第１の中間
   点に接続された参照入力と、上記チツプの端子に
   結合された信号入力とを有し、上記パルス列の電
   圧レベルを上記第１の参照電圧のレベルと比較す
   る第１の電圧比較器と、 上記集積回路チツプ上に配置され、上記第１の
   分圧器上の第２の参照電圧が現われる第２の中間
   点に接続された参照入力と、上記チツプの端子に
   結合された信号入力とを有し、上記パルス列の電
   圧レベルを上記第１の参照電圧よりも低い上記第
   ２の参照電圧のレベルと比較する第２の電圧比較
   器と、 上記集積回路チツプ上に配置され、上記第１の
   分圧器上の第３の参照電圧が現われる第３の中間
   点に接続された参照入力と、上記チツプの端子に
   結合された信号入力とを有し、上記パルス列の電
   圧レベルを上記第１の参照電圧と第２の参照電圧
   との中間の上記第３の参照電圧のレベルと比較す
   る第３の電圧比較器と、 上記集積回路チツプ上に配置され、上記電圧比
   較器の出力に応答して、上記信号処理回路の動作
   を制御する手段とからなり、 上記３レベル・パルス列供給手段は、上記集積
   回路チツプに外付けされ、上記DC電圧源の両端
   間に接続されており、上記第１の分圧器上の上記
   第１の中間点および第３の中間点に現われる分圧
   比の中間の分圧比を呈する分圧出力端子を有する
   第２の分圧器と、上記集積回路チツプに外付けさ
   れ且つ上記第２の分圧器の出力端子に結合されて
   おり、上記第３のパルス成分が現われる期間中動
   作して、上記第２の分圧器の出力端子に現われる
   電圧に従つて上記第３のパルス成分が現われる期
   間中、上記パルス列の電圧レベルを決定するため
   の手段とからなる、 信号変換装置。