JPH026248B2 - - Google Patents
Info
- Publication number
- JPH026248B2 JPH026248B2 JP57230362A JP23036282A JPH026248B2 JP H026248 B2 JPH026248 B2 JP H026248B2 JP 57230362 A JP57230362 A JP 57230362A JP 23036282 A JP23036282 A JP 23036282A JP H026248 B2 JPH026248 B2 JP H026248B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- memory
- data
- bit
- outputs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000000630 rising effect Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 4
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/78—Generating a single train of pulses having a predetermined pattern, e.g. a predetermined number
Description
【発明の詳細な説明】
本発明は通信機のパターン発生器に関するもの
である。
である。
従来のパターン発生器は、Ｎ段のシリアル入力
パラレル出力シフトレジスタの任意の出力の排他
的論理和をとり、該排他的論理和出力を前記シフ
トレジスタの入力信号としてフイードバツクする
ことにより、パターンを作り出している。またそ
の出力のマーク率を変化させるときは、前記パタ
ーン発生器の出力を遅延させた信号と該出力の論
理積をとることにより実行している。
パラレル出力シフトレジスタの任意の出力の排他
的論理和をとり、該排他的論理和出力を前記シフ
トレジスタの入力信号としてフイードバツクする
ことにより、パターンを作り出している。またそ
の出力のマーク率を変化させるときは、前記パタ
ーン発生器の出力を遅延させた信号と該出力の論
理積をとることにより実行している。
しかしながら従来のパターン発生器は、一旦回
路を設定すれば１種類のパターンしか発生させる
ことができず、異なるパターンや長い系列のパタ
ーンを発生させるためには新たに回路を追加する
必要が生じるという欠点があつた。また、発生す
るパターン系列が回路構成を知るだけで簡単に解
つてしまうという欠点があつた。
路を設定すれば１種類のパターンしか発生させる
ことができず、異なるパターンや長い系列のパタ
ーンを発生させるためには新たに回路を追加する
必要が生じるという欠点があつた。また、発生す
るパターン系列が回路構成を知るだけで簡単に解
つてしまうという欠点があつた。
したがつて本発明の目的は、簡単な方法で多種
のパターンを発生でき、而も発生するパターン系
列が簡単に解つてしまうというようなことのない
パターン発生器を提供することにある。
のパターンを発生でき、而も発生するパターン系
列が簡単に解つてしまうというようなことのない
パターン発生器を提供することにある。
本発明によれば、アドレスを指定されてｎビツ
トのデータを入力或いは出力するメモリーと、シ
フトレジスタシリアルパラレルモード指定信号
（以下単に指定信号という）のLOWレベルを出力
している間にトリガーパルスを出力すると共にｎ
ビツトのデータを該トリガーパルスよりあとに前
記メモリの指定されたアドレスに書き込む読／書
き器と、前記トリガーパルスにより駆動され前記
指定信号がLOWレベルの範囲内で長さτのパル
スを出力し、前記メモリを書き込みモードあるい
は読み出しモードに設定するモード設定器と、前
記トリガーパルスにより駆動され、前記時間τよ
り短い時間Ｔのｍビツトのパターンデータをプリ
セツトシリアルデータ信号として発するプリセツ
ト器と、前記読／書き器からの指定信号がLOW
レベルの時、前記プリセツト器から入力されるｍ
ビツトのプリセツトシリアルデータをクロツクパ
ルスの立ち上がりにおいてロードし、同時にＬビ
ツトのメモリアドレス用パラレル出力データを前
記メモリのｎビツトの入力のアドレス信号として
該メモリに出力すると共に、残りの（ｍ−Ｌ）個
のビツトを別に出力するシリアルパラレル入力の
シフトレジスタと、前記メモリのｎビツトの出力
を入力とし、前記シフトレジスタの（ｍ−Ｌ）ビ
ツトの出力により該入力信号の内の指定された１
つを選択し出力するセレクタと、入力信号と前記
セレクタの出力との排他的論理和をとつた信号を
前記シフトレジスタへのシリアル入力信号として
出力する排他的論理和手段とを備え、しかして前
記指定信号がHIGHの時は、前記シフトレジスタ
より出力される値に従つて前記クロツク毎に１つ
のデータが前記セレクタから出力されることを特
徴とするパターン発生器が得られる。
トのデータを入力或いは出力するメモリーと、シ
フトレジスタシリアルパラレルモード指定信号
（以下単に指定信号という）のLOWレベルを出力
している間にトリガーパルスを出力すると共にｎ
ビツトのデータを該トリガーパルスよりあとに前
記メモリの指定されたアドレスに書き込む読／書
き器と、前記トリガーパルスにより駆動され前記
指定信号がLOWレベルの範囲内で長さτのパル
スを出力し、前記メモリを書き込みモードあるい
は読み出しモードに設定するモード設定器と、前
記トリガーパルスにより駆動され、前記時間τよ
り短い時間Ｔのｍビツトのパターンデータをプリ
セツトシリアルデータ信号として発するプリセツ
ト器と、前記読／書き器からの指定信号がLOW
レベルの時、前記プリセツト器から入力されるｍ
ビツトのプリセツトシリアルデータをクロツクパ
ルスの立ち上がりにおいてロードし、同時にＬビ
ツトのメモリアドレス用パラレル出力データを前
記メモリのｎビツトの入力のアドレス信号として
該メモリに出力すると共に、残りの（ｍ−Ｌ）個
のビツトを別に出力するシリアルパラレル入力の
シフトレジスタと、前記メモリのｎビツトの出力
を入力とし、前記シフトレジスタの（ｍ−Ｌ）ビ
ツトの出力により該入力信号の内の指定された１
つを選択し出力するセレクタと、入力信号と前記
セレクタの出力との排他的論理和をとつた信号を
前記シフトレジスタへのシリアル入力信号として
出力する排他的論理和手段とを備え、しかして前
記指定信号がHIGHの時は、前記シフトレジスタ
より出力される値に従つて前記クロツク毎に１つ
のデータが前記セレクタから出力されることを特
徴とするパターン発生器が得られる。
次に図面を参照して詳細に説明する。
第１図は本発明の一実施例であるパターン発生
器の構成のブロツク図である。
器の構成のブロツク図である。
第２図は第１図の装置の動作を説明するための
タイムチヤートを示す図である。以下第１図およ
び第２図を併用して説明すると、データ読／書き
器１はシフトレジスタシリアルパラレルモード指
定信号（以下指定信号という）ａのLOWレベル
を端子２に出力しているあいだに、トリガーパル
スを端子３と４に出力する。モード設定器５は端
子４から入力されるトリガーパルスにより駆動さ
れ長さτのパルスｂを端子６に出力し、またプリ
セツト器７は端子３から入力されるトリガーパル
スに駆動され、Ｔ秒間ｍビツトのデータｃをシリ
アルパラレルインシフトレジスタ８へ出力する。
図面で配線に短かい斜線を施し「xm」と記した
ものはｍ本の配線を意味する。またシリアルパラ
レルインシフトレジスタ８は、端子２を経て入力
される指定信号ａがLOWレベルのとき、プリセ
ツト器７から入力されるｍビツトのデータｃを、
端子９を経てクロツクパルス発生器１０から送ら
れてくるクロツクパルスのｄ立上りにてロード
し、同時にｍビツトのデータを信号ｅとしてメモ
リー１１にＬ個セレクター１２に（ｍ−Ｌ）個出
力する。メモリー１１は、端子６を経て入力され
る信号ｂがLOWレベルのとき、データ読／書き
器１から出力されるｎビツトのデータｆを、シリ
アルパラレルインシフトレジスタ８から出力され
るｍビツトのうちのＬビツトのメモリアドレス用
パラレル出力データにより指定されるアドレスに
ロードする。以上のようにしてメモリーの任意の
アドレスに任意のデータを書き込むことができ
る。
タイムチヤートを示す図である。以下第１図およ
び第２図を併用して説明すると、データ読／書き
器１はシフトレジスタシリアルパラレルモード指
定信号（以下指定信号という）ａのLOWレベル
を端子２に出力しているあいだに、トリガーパル
スを端子３と４に出力する。モード設定器５は端
子４から入力されるトリガーパルスにより駆動さ
れ長さτのパルスｂを端子６に出力し、またプリ
セツト器７は端子３から入力されるトリガーパル
スに駆動され、Ｔ秒間ｍビツトのデータｃをシリ
アルパラレルインシフトレジスタ８へ出力する。
図面で配線に短かい斜線を施し「xm」と記した
ものはｍ本の配線を意味する。またシリアルパラ
レルインシフトレジスタ８は、端子２を経て入力
される指定信号ａがLOWレベルのとき、プリセ
ツト器７から入力されるｍビツトのデータｃを、
端子９を経てクロツクパルス発生器１０から送ら
れてくるクロツクパルスのｄ立上りにてロード
し、同時にｍビツトのデータを信号ｅとしてメモ
リー１１にＬ個セレクター１２に（ｍ−Ｌ）個出
力する。メモリー１１は、端子６を経て入力され
る信号ｂがLOWレベルのとき、データ読／書き
器１から出力されるｎビツトのデータｆを、シリ
アルパラレルインシフトレジスタ８から出力され
るｍビツトのうちのＬビツトのメモリアドレス用
パラレル出力データにより指定されるアドレスに
ロードする。以上のようにしてメモリーの任意の
アドレスに任意のデータを書き込むことができ
る。
次にデータ読／書き器１は端子２を経てシリア
ルパラレルインシフトレジスタ８に指定信号ａを
HIGHレベルで出力し、ｎビツトデータｆのライ
ンをハイインピーダンスとする。シリアルパラレ
ルインシフトレジスタ８は、端子２から入力され
る指定信号ａがHIGHレベルとなると、端子９を
経て入力されるクロツクパルスｄの立上りにてｍ
ビツトのレジスタの内容を１ビツトシフトすると
同時に、端子１３を経て入力されるデータ信号
（後述）を１ビツトだけレジスタにロードし、該
ｍビツトデータｅをメモリー１１とセレクター１
２に出力する。メモリー１１は、端子６から入力
される信号ｂがHIGHレベルであるとき、シリア
ルパラレルインシフトレジスタ８により指定され
るＬビツトのアドレスの内容値を、ｎビツトのデ
ータバスを経てセレクター１２にｎビツトのデー
タを出力する。セレクター１２は、シリアルパラ
レルインシフトレジスタ８から出力される（ｍ−
Ｌ）ビツトのデータにより指定される。メモリー
１１から入力されるｎビツトのデータのうちの１
つのデータを端子１４に出力する。
ルパラレルインシフトレジスタ８に指定信号ａを
HIGHレベルで出力し、ｎビツトデータｆのライ
ンをハイインピーダンスとする。シリアルパラレ
ルインシフトレジスタ８は、端子２から入力され
る指定信号ａがHIGHレベルとなると、端子９を
経て入力されるクロツクパルスｄの立上りにてｍ
ビツトのレジスタの内容を１ビツトシフトすると
同時に、端子１３を経て入力されるデータ信号
（後述）を１ビツトだけレジスタにロードし、該
ｍビツトデータｅをメモリー１１とセレクター１
２に出力する。メモリー１１は、端子６から入力
される信号ｂがHIGHレベルであるとき、シリア
ルパラレルインシフトレジスタ８により指定され
るＬビツトのアドレスの内容値を、ｎビツトのデ
ータバスを経てセレクター１２にｎビツトのデー
タを出力する。セレクター１２は、シリアルパラ
レルインシフトレジスタ８から出力される（ｍ−
Ｌ）ビツトのデータにより指定される。メモリー
１１から入力されるｎビツトのデータのうちの１
つのデータを端子１４に出力する。
排他的論理和回路１５は端子１４から入力され
る信号と、端子１６を経て信号源１７から入力さ
れる信号との排他的論理和を端子１３へ出力す
る。端子１３に出力された信号は、端子９を経て
入力されるクロツクパルスｄの立上りで次々とシ
リアルパラレルインシフトレジスタ８にロードさ
れ、ｍビツトデータｅを出力する。その結果、前
記と同様にして、端子１４に次々と信号ｇが出力
される。なお上記においてデータ読／書き器１
と、プリセツト器７と、モード設定器５は、まと
めて１つの回路に組むこともできる。
る信号と、端子１６を経て信号源１７から入力さ
れる信号との排他的論理和を端子１３へ出力す
る。端子１３に出力された信号は、端子９を経て
入力されるクロツクパルスｄの立上りで次々とシ
リアルパラレルインシフトレジスタ８にロードさ
れ、ｍビツトデータｅを出力する。その結果、前
記と同様にして、端子１４に次々と信号ｇが出力
される。なお上記においてデータ読／書き器１
と、プリセツト器７と、モード設定器５は、まと
めて１つの回路に組むこともできる。
以上説明したように、本発明のパターン発生器
では内容を任意のパターンにプリセツト出来るメ
モリを備えているので、多種類のパターンが簡単
な構成と動作で得られる。また受信側には同様の
メモリを備えておくが、その内容を送信側と同じ
にプリセツトしたものはパターン系列が解るが、
同じ受信機を用いても送信側のプリセツトの内容
を知らぬものにはパターン系列が解らないわけ
で、パターンの秘匿性が極めて高い。
では内容を任意のパターンにプリセツト出来るメ
モリを備えているので、多種類のパターンが簡単
な構成と動作で得られる。また受信側には同様の
メモリを備えておくが、その内容を送信側と同じ
にプリセツトしたものはパターン系列が解るが、
同じ受信機を用いても送信側のプリセツトの内容
を知らぬものにはパターン系列が解らないわけ
で、パターンの秘匿性が極めて高い。
第１図は本発明の一実施例であるパターン発生
機のブロツク図、第２図は第１図の装置の動作を
説明するためのタイムチヤートを示す図である。 記号の説明：１はデータ読／書き器、５はモー
ド設定器、７はプリセツト器、８はシリアルパラ
レルインシフトレジスタ、１０はクロツクパルス
発生器、１１はメモリ、１２はセレクタ、１５は
排他的論理和回路、１７は信号源をそれぞれあら
わしている。
機のブロツク図、第２図は第１図の装置の動作を
説明するためのタイムチヤートを示す図である。 記号の説明：１はデータ読／書き器、５はモー
ド設定器、７はプリセツト器、８はシリアルパラ
レルインシフトレジスタ、１０はクロツクパルス
発生器、１１はメモリ、１２はセレクタ、１５は
排他的論理和回路、１７は信号源をそれぞれあら
わしている。
Claims (1)
- １ アドレスを指定されてｎビツトのデータを入
力或いは出力するメモリーと、シフトレジスタシ
リアルパラレルモード指定信号（以下単に指定信
号という）のLOWレベルを出力している間にト
リガーパルスを出力すると共にｎビツトのデータ
を該トリガーパルスよりあとに前記メモリの指定
されたアドレスに書き込む読／書き器と、前記ト
リガーパルスにより駆動され前記指定信号が
LOWレベルの範囲内で長さτのパルスを出力し、
前記メモリを書き込みモードあるいは読み出しモ
ードに設定するモード設定器と、前記トリガーパ
ルスにより駆動され、前記時間τより短い時間Ｔ
のｍビツトのパターンデータをプリセツトシリア
ルデータ信号として発するプリセツト器と、前記
読／書き器からの指定信号がLOWレベルの時、
前記プリセツト器から入力されるｍビツトのプリ
セツトシリアルデータをクロツクパルスの立ち上
がりにおいてロードし、同時にＬビツトのメモリ
アドレス用パラレル出力データを前記メモリのｎ
ビツトの入力のアドレス信号として該メモリに出
力すると共に、残りの（ｍ−Ｌ）個のビツトを別
に出力するシリアルパラレル入力のシフトレジス
タと、前記メモリのｎビツトの出力を入力とし、
前記シフトレジスタの（ｍ−Ｌ）ビツトの出力に
より該入力信号の内の指定された１つを選択し出
力するセレクタと、入力信号と前記セレクタの出
力との排他的論理和をとつた信号を前記シフトレ
ジスタへのシリアル入力信号として出力する排他
的論理和手段とを備え、しかして前記指定信号が
HIGHの時は、前記シフトレジスタより出力され
る値に従つて前記クロツク毎に１つのデータが前
記セレクタから出力されることを特徴とするパタ
ーン発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57230362A JPS59122221A (ja) | 1982-12-28 | 1982-12-28 | パタ−ン発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57230362A JPS59122221A (ja) | 1982-12-28 | 1982-12-28 | パタ−ン発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59122221A JPS59122221A (ja) | 1984-07-14 |
| JPH026248B2 true JPH026248B2 (ja) | 1990-02-08 |
Family
ID=16906664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57230362A Granted JPS59122221A (ja) | 1982-12-28 | 1982-12-28 | パタ−ン発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59122221A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61177046A (ja) * | 1985-02-01 | 1986-08-08 | Oki Electric Ind Co Ltd | 暗号通信方式 |
-
1982
- 1982-12-28 JP JP57230362A patent/JPS59122221A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59122221A (ja) | 1984-07-14 |
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