JPH0262623A - パス制御方式 - Google Patents
パス制御方式Info
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- JPH0262623A JPH0262623A JP63213566A JP21356688A JPH0262623A JP H0262623 A JPH0262623 A JP H0262623A JP 63213566 A JP63213566 A JP 63213566A JP 21356688 A JP21356688 A JP 21356688A JP H0262623 A JPH0262623 A JP H0262623A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0866—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches for peripheral storage systems, e.g. disk cache
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、キャッシュメモリを有し、上位チャネル装置
および下位デバイス装置間でデータ転送を行なう転送パ
スを複数有するパス制御方式に係り、特に上位チャネル
および下位デバイス装置間の転送パスの使用効率を高め
るのに好適なパス制御方式に関する。
および下位デバイス装置間でデータ転送を行なう転送パ
スを複数有するパス制御方式に係り、特に上位チャネル
および下位デバイス装置間の転送パスの使用効率を高め
るのに好適なパス制御方式に関する。
従来のディスクキャッシュメモリ付ディスク制御装置の
データ転送モードとしては、上位チャネル装置および下
位デバイス装置間でキャッシュを介さず転送するスルー
モード、下位デバイス装置は接続せず、上位チャネル装
置およびキャッシュ間で転送するヒツトモード、ならび
に、上位チャネル装置は接続せず、キャッシュおよびデ
バイス装置間で転送するロード／ライトアフタモードの
３モードがあるが、これらの動作モード中、前者のスル
ーモードが上位チャネル下位デバイス装置間で同期的に
動作するのに対して、特に後者の２モードについては、
データ転送経路の利用効率を高める目的から、これらの
２つのモードが独立に（非同期的に）、かつ同時−に動
作することが可能とされる。
データ転送モードとしては、上位チャネル装置および下
位デバイス装置間でキャッシュを介さず転送するスルー
モード、下位デバイス装置は接続せず、上位チャネル装
置およびキャッシュ間で転送するヒツトモード、ならび
に、上位チャネル装置は接続せず、キャッシュおよびデ
バイス装置間で転送するロード／ライトアフタモードの
３モードがあるが、これらの動作モード中、前者のスル
ーモードが上位チャネル下位デバイス装置間で同期的に
動作するのに対して、特に後者の２モードについては、
データ転送経路の利用効率を高める目的から、これらの
２つのモードが独立に（非同期的に）、かつ同時−に動
作することが可能とされる。
なお、この種の装置として関連するものには、例えば特
開昭６０−１９２６０号公報が挙げられる。
開昭６０−１９２６０号公報が挙げられる。
第２図（ａ）は、従来のディスク制御装置の接続図であ
る。同図において、上位中央処理装置（ＣＰＵ）１０１
に接続されたチャネル装置（以下ＣＩＩＬと略す）１０
６と、下位ディスク装置（以下ＤＩＳＫと略す） １０
４．１０４ ’の制御装置であるデバイスコントローラ
（以下ＣＴＬと略す）１０３とは、ディスク制御装置（
以下ＤＫＣと略す） １０２を介して結合される。この
ディスク制御装置１０２は、データ制御およびＤＩＳＫ
１０４ 、１０４ ’のアクセス制御等を実行する複数
個の転送径路１０５．１０５’を有している。なお、１
０７．１０７’はバス、１０．１０ ’ 、２８．２８
’はインタフェースである。
る。同図において、上位中央処理装置（ＣＰＵ）１０１
に接続されたチャネル装置（以下ＣＩＩＬと略す）１０
６と、下位ディスク装置（以下ＤＩＳＫと略す） １０
４．１０４ ’の制御装置であるデバイスコントローラ
（以下ＣＴＬと略す）１０３とは、ディスク制御装置（
以下ＤＫＣと略す） １０２を介して結合される。この
ディスク制御装置１０２は、データ制御およびＤＩＳＫ
１０４ 、１０４ ’のアクセス制御等を実行する複数
個の転送径路１０５．１０５’を有している。なお、１
０７．１０７’はバス、１０．１０ ’ 、２８．２８
’はインタフェースである。
ＤＫＣ１０２は、また、ディスクキャッシュ４を有し、
ＤＩＳＫ１０４．１０４’上のレコード、およびＣＨＬ
１０６からＤＩＳＫ１０４．１０４’へ転送されるレコ
ードを一時的にキャッシュ４内に格納するように制御す
る。
ＤＩＳＫ１０４．１０４’上のレコード、およびＣＨＬ
１０６からＤＩＳＫ１０４．１０４’へ転送されるレコ
ードを一時的にキャッシュ４内に格納するように制御す
る。
また、ＣＨＬ１０６およびキャッシュ４間のデータ転送
と、キャッシュ４およびＣＴＬ１０３間のデータ転送は
、それぞれの転送径路を有効に利用する目的から、同時
にそれぞれ、別々のレコードの転送が可能とされる。す
なわち、各経路１０５，１０５’内には、ＣＨＬ１０６
、キャッシュ４間の転送を実行するチャネルアダプタ１
（１”）およびキャッシュ４、ＣＴＬ１０３間転送を
実行転送デバイスアダプタ３ （３’ ） があり、
これらはたがいに独立な動作が可能とされる。
と、キャッシュ４およびＣＴＬ１０３間のデータ転送は
、それぞれの転送径路を有効に利用する目的から、同時
にそれぞれ、別々のレコードの転送が可能とされる。す
なわち、各経路１０５，１０５’内には、ＣＨＬ１０６
、キャッシュ４間の転送を実行するチャネルアダプタ１
（１”）およびキャッシュ４、ＣＴＬ１０３間転送を
実行転送デバイスアダプタ３ （３’ ） があり、
これらはたがいに独立な動作が可能とされる。
ここで、ＤＫＣ１０２には、ＣＨＬ１０６． ＣＴＬ１
０３間を直接径路１０５（または１０５ ’ ）で結合
して実行する転送モードあるいは制御モードが存在する
。これは、例えば、キャッシュ４に目的とするレコード
またはディスクトラックが存在しない場合に、ＤｆＳＫ
１０４．１０４’とＣ１（１１０６間でキャッシュ４を
介さず直接データを転送するレコードミスの場合、ある
いは、ＤＩＳＫ１０４．１０４’の回転位置検出機構が
回転位置を検出し、これをＣｌ１１１０６へ割込むこと
によって報告する場合等である。これらの場合、チャネ
ルアダプタ１ （または１′）とデバイスアダプタ３（
または３′）の経路１０７ （または１０７ ’ ）
によ上記従来技術は、それぞれ独立に動作可能な、上位
チャネル装置と接続し動作する経路と、下位デバイス装
置（ＣＴＬ〜ディスク装置）と接続し動作する経路を一
組とする転送径路が、ディスク制御装置内に複数組存在
する場合の、径路の有効利用という点では十分配慮がさ
れていなかった。
０３間を直接径路１０５（または１０５ ’ ）で結合
して実行する転送モードあるいは制御モードが存在する
。これは、例えば、キャッシュ４に目的とするレコード
またはディスクトラックが存在しない場合に、ＤｆＳＫ
１０４．１０４’とＣ１（１１０６間でキャッシュ４を
介さず直接データを転送するレコードミスの場合、ある
いは、ＤＩＳＫ１０４．１０４’の回転位置検出機構が
回転位置を検出し、これをＣｌ１１１０６へ割込むこと
によって報告する場合等である。これらの場合、チャネ
ルアダプタ１ （または１′）とデバイスアダプタ３（
または３′）の経路１０７ （または１０７ ’ ）
によ上記従来技術は、それぞれ独立に動作可能な、上位
チャネル装置と接続し動作する経路と、下位デバイス装
置（ＣＴＬ〜ディスク装置）と接続し動作する経路を一
組とする転送径路が、ディスク制御装置内に複数組存在
する場合の、径路の有効利用という点では十分配慮がさ
れていなかった。
即ち、上記のようなＣＨＬ 、 ＣＴＬ間の直接接続に
よる動作モードは、一方の転送径路１０５のチャネルア
ダプタ１ （またはデバイスアダプタ３）と他方の転送
径路１０５′のデバイスアダプタ３′ （またはチャネ
ルアダプタ１′）がキャッシュ４と結合して同時動作を
実行中は、バスを構成することができないため、実行不
能となる。つまり、ＤＩＳＫ１０４（または１０４ ’
”）からデバイスアダプタ３（または３′）が検出し
たＤＩＳＫの回転位置検出割り込みは、径路１０５（ま
たは１０５ ”）のチャネルアダプタｌ （または１′
）が使用中のため、Ｃ）ｌＬ１０６へ報告することがで
きない。また、同様に転送径路１０５’（または１０５
）に対する起動に対しては、デバイスアダプタ３′ （
または３）が使用中であるため、ＢＵＳＹを報告せざる
を得ない。
よる動作モードは、一方の転送径路１０５のチャネルア
ダプタ１ （またはデバイスアダプタ３）と他方の転送
径路１０５′のデバイスアダプタ３′ （またはチャネ
ルアダプタ１′）がキャッシュ４と結合して同時動作を
実行中は、バスを構成することができないため、実行不
能となる。つまり、ＤＩＳＫ１０４（または１０４ ’
”）からデバイスアダプタ３（または３′）が検出し
たＤＩＳＫの回転位置検出割り込みは、径路１０５（ま
たは１０５ ”）のチャネルアダプタｌ （または１′
）が使用中のため、Ｃ）ｌＬ１０６へ報告することがで
きない。また、同様に転送径路１０５’（または１０５
）に対する起動に対しては、デバイスアダプタ３′ （
または３）が使用中であるため、ＢＵＳＹを報告せざる
を得ない。
この結果、チャネルアダプタ１’（または１）とデバイ
スアダプタ３ （または３′）は、フリーのままで利用
されないため、０ＫＣ１０２内の最適な径路利用を行な
うことはできないという問題があった。
スアダプタ３ （または３′）は、フリーのままで利用
されないため、０ＫＣ１０２内の最適な径路利用を行な
うことはできないという問題があった。
この様子を、更に第２図（ｂ）により説明する。
同図で、パスＯ中のチャネルアダプタ１がキャッシュと
の間で動作中は、パスＯ中のデバイスアダプタ３は割り
込みの報告ができず、チャネルアダプタ１の動作終了後
になってから報告が行なわれる。また、バスエ中のデバ
イスアダプタ３′がキャッシュとの間で動作中は、パス
１中のチャネルアダプタはＣＩ化起動に対してデータ転
送ができずＢＵＳＹを報告せざるを得す、データ転送は
、デバイスアダプタ３′の動作が終ってから行なわれる
。
の間で動作中は、パスＯ中のデバイスアダプタ３は割り
込みの報告ができず、チャネルアダプタ１の動作終了後
になってから報告が行なわれる。また、バスエ中のデバ
イスアダプタ３′がキャッシュとの間で動作中は、パス
１中のチャネルアダプタはＣＩ化起動に対してデータ転
送ができずＢＵＳＹを報告せざるを得す、データ転送は
、デバイスアダプタ３′の動作が終ってから行なわれる
。
このように、従来技術は、径路の利用効率が十分でなか
った。
った。
従って、本発明の目的は、上記従来技術の問題点を解消
し、キャッシュメモリを有し、上位チャネル装置と下位
記憶制御装置との間で複数の情報転送および制御径路を
有するパス制御方式において、転送および制御径路の使
用効率を高めることにある。
し、キャッシュメモリを有し、上位チャネル装置と下位
記憶制御装置との間で複数の情報転送および制御径路を
有するパス制御方式において、転送および制御径路の使
用効率を高めることにある。
上記目的を達成するため、本発明のパス制御方式は、上
位チャネル装置およびキャッシュメモリ間に介在する上
位制御径路（チャネルアダプタ）と、下位デバイス（デ
バイスコントローラ）およびキャッシュメモリ間に介在
する下位制御径路（デバイスアダプタ）との対（制御径
路）を組として、この組を複数組設けた情報の転送パス
制御方式において、特徴として、任意の組の中の（空い
ている）上位制御径路と任意の組の中の（空いている）
下位制御径路を選択する選択手段（スイッチ）を設け、
この選択された上位制御径路および下位制御径路を通じ
て、上位チャネル装置および下位デバイス間の直接の（
キャッシュメモリを介さない）情報転送を行なうように
構成する。
位チャネル装置およびキャッシュメモリ間に介在する上
位制御径路（チャネルアダプタ）と、下位デバイス（デ
バイスコントローラ）およびキャッシュメモリ間に介在
する下位制御径路（デバイスアダプタ）との対（制御径
路）を組として、この組を複数組設けた情報の転送パス
制御方式において、特徴として、任意の組の中の（空い
ている）上位制御径路と任意の組の中の（空いている）
下位制御径路を選択する選択手段（スイッチ）を設け、
この選択された上位制御径路および下位制御径路を通じ
て、上位チャネル装置および下位デバイス間の直接の（
キャッシュメモリを介さない）情報転送を行なうように
構成する。
また、上位または下位制御径路が故障したことを判定、
して、故障した上位または下位制御径路を切離し、それ
に代えて、他の組の中から上位または下位制御径路を選
択して用いるように構成することもできる。
して、故障した上位または下位制御径路を切離し、それ
に代えて、他の組の中から上位または下位制御径路を選
択して用いるように構成することもできる。
上記構成に基づく作用を説明する。
上位制御径路（チャネルアダプタ）の１つは、選択手段
（スイッチ）に対し、下位制御径路（デバイスアダプタ
）の接続を要求し、選択手段は、（要求を出した上位制
御径路の属する組だけでなく、）すべての組に属する下
位制御径路のビジーフリー等の動作状態や、各上位制御
経路間の優先順位に基いて、下位制御径路の任意の１つ
（フリーのもの）を選択し、これを上位制御経路と共に
上位チャネル装置および下位デバイス間に接続して、そ
の間のデータ転送が行なえるようにする。
（スイッチ）に対し、下位制御径路（デバイスアダプタ
）の接続を要求し、選択手段は、（要求を出した上位制
御径路の属する組だけでなく、）すべての組に属する下
位制御径路のビジーフリー等の動作状態や、各上位制御
経路間の優先順位に基いて、下位制御径路の任意の１つ
（フリーのもの）を選択し、これを上位制御経路と共に
上位チャネル装置および下位デバイス間に接続して、そ
の間のデータ転送が行なえるようにする。
この結果、後述の第３図（ｂ）に示すように、例えば、
２組の制御径路の一方における上位制御径路と他方にお
ける下位制御径路が共にキャッシュと結合して動作中で
あっても、該２組の制御径路の他方における上位制御径
路と一方における下位制御径路を選択することによって
、上位チャネル装置および下位デバイスコントローラ間
の直接の（キャッシュの介在しない）データ転送や、割
り込み処理が可能となる。従って、第２図（ａ） （ｂ
ｌに示した従来技術に比べて、空き径路を最大限に有効
に利用することができる。
２組の制御径路の一方における上位制御径路と他方にお
ける下位制御径路が共にキャッシュと結合して動作中で
あっても、該２組の制御径路の他方における上位制御径
路と一方における下位制御径路を選択することによって
、上位チャネル装置および下位デバイスコントローラ間
の直接の（キャッシュの介在しない）データ転送や、割
り込み処理が可能となる。従って、第２図（ａ） （ｂ
ｌに示した従来技術に比べて、空き径路を最大限に有効
に利用することができる。
また、上位または下位制御径路が故障したときにも、他
の上位または下位制御径路の代替え使用することにより
、システム全体の信頼性を向上することができる。
の上位または下位制御径路の代替え使用することにより
、システム全体の信頼性を向上することができる。
以下に、本発明の実施例を図面により説明する。
まず、本発明の基本原理を第３図により説明する。第３
図（ａ）はＤＫＣの接続図、同図ｔｂ＞は動作説明図で
ある。同図＋ａｌ中、第２図と同一部分は同一符号を付
しである。第３図（ａｌは、第２図（ａ）の、ＣＨＬ１
０６ 、ＣＴＩ、１０３間を接続する各経路１０５．１
０５’におけるＣ）ＩＬ １０６ 、キャッシュ４間の
転送を実行する経路中のチャネルアダプタ１（１’）と
、キャッシュ４ 、ＣＴＬ １０３間の転送を実行する
経路中のデバイスアダプタ３（３’）との間に、チャネ
ルアダプタ１に対するデバイスアダプタ３と３′との切
替、およびチャネルアダプタ１′に対するデバイスアダ
プタ３′と３との切替を可能とするスイッチ２を設けた
点に特徴がある。
図（ａ）はＤＫＣの接続図、同図ｔｂ＞は動作説明図で
ある。同図＋ａｌ中、第２図と同一部分は同一符号を付
しである。第３図（ａｌは、第２図（ａ）の、ＣＨＬ１
０６ 、ＣＴＩ、１０３間を接続する各経路１０５．１
０５’におけるＣ）ＩＬ １０６ 、キャッシュ４間の
転送を実行する経路中のチャネルアダプタ１（１’）と
、キャッシュ４ 、ＣＴＬ １０３間の転送を実行する
経路中のデバイスアダプタ３（３’）との間に、チャネ
ルアダプタ１に対するデバイスアダプタ３と３′との切
替、およびチャネルアダプタ１′に対するデバイスアダ
プタ３′と３との切替を可能とするスイッチ２を設けた
点に特徴がある。
このスイッチ（チャネルアダプタ１，１′およびデバイ
スアダプタ３，３′間スイッチ２）は次の様に動作する
。すなわち、チャネルアダプタｌ又は１′は、スイッチ
２に対し、デバイスアダプタ３又は３′の接続を要求し
、スイッチ２は、デバイスアダプタ３又は３′のＢＵＳ
Ｙ＋ Ｆｒｅｅ等の動作状態または、チャネルアダプタ
１，１′間の優先順にもとづいて、チャネルアダプタお
よびデバイスアダプタ間の経路を接続する。したがって
、第３図（ｂ）に示す様に、一方の経路のチャネルアダ
プタ１ （１’ ）と他方の経路のデバイスアダプタ３
′（３）がキャッシュ４と結合して動作中でも、チャネ
ルアダプタ１ ’ （１）とデバイスアダプタ３（３’
）を結合することによって、前記、ＣＩＩＬ１０６．
ＤＩＳＫ１０４゜１０４′間直接接続による割込み処理
、データ転送等が可能となり、空き経路を最大限有効に
利用可能となる。
スアダプタ３，３′間スイッチ２）は次の様に動作する
。すなわち、チャネルアダプタｌ又は１′は、スイッチ
２に対し、デバイスアダプタ３又は３′の接続を要求し
、スイッチ２は、デバイスアダプタ３又は３′のＢＵＳ
Ｙ＋ Ｆｒｅｅ等の動作状態または、チャネルアダプタ
１，１′間の優先順にもとづいて、チャネルアダプタお
よびデバイスアダプタ間の経路を接続する。したがって
、第３図（ｂ）に示す様に、一方の経路のチャネルアダ
プタ１ （１’ ）と他方の経路のデバイスアダプタ３
′（３）がキャッシュ４と結合して動作中でも、チャネ
ルアダプタ１ ’ （１）とデバイスアダプタ３（３’
）を結合することによって、前記、ＣＩＩＬ１０６．
ＤＩＳＫ１０４゜１０４′間直接接続による割込み処理
、データ転送等が可能となり、空き経路を最大限有効に
利用可能となる。
以上はチャネル起動の場合であるが、デバイス装置起動
の場合も同様である。
の場合も同様である。
次に、第３図（ａｌの細部を詳細に示した第１図により
、本発明の実施例を詳しく説明する。
、本発明の実施例を詳しく説明する。
ここで、第３図はＤπＣの内部構成図であり、図中、チ
ャネルアダプタ１．１’、デバイスアダプタ３．３’、
スイッチ２、および、キャッシュ４は、第２図および第
３図と同等な部分である。
ャネルアダプタ１．１’、デバイスアダプタ３．３’、
スイッチ２、および、キャッシュ４は、第２図および第
３図と同等な部分である。
チャネルアダプタ１ （１’ ） は上位チャネル装
置（ＣＨＬ ）とチャネルインタフェース１０を介して
接続され、チャネルインタフェース信号の送受、および
解読を行なうチャネルインタフェース制御部５ （５’
）と、チャネルインタフェース制御部５（５′）にお
けるインタフェース信号の解読結果をもとに、チャネル
インタフェースのシーケンス制御、キャッシュ４−ＣＨ
Ｌ間のデータ転送制御、チャネルアダプタ１ （１’
）−デバイスアダプタ３ （３’ ）間インタフェース
制御を行うチャネルアダプタ制御部７（７’）とから成
る。チャネルインタフェース制御部５（５’）はチャネ
ルスイッチ６により複数チャネルと接続可能であり、ま
た、チャネルアダプタ制御部７ （７’ ）は、チャネ
ルアダプタ制御部？、（７’）、キャッシュ４、及び、
チャネルインタフェース制御部５（５’）等の制御を行
なうマイクロプログラム可能なプロセッサ９ （９’
）と、プロセッサ９の指示によりデータ転送を制御する
データ転送制御部８ （８’ ）とから成る。
置（ＣＨＬ ）とチャネルインタフェース１０を介して
接続され、チャネルインタフェース信号の送受、および
解読を行なうチャネルインタフェース制御部５ （５’
）と、チャネルインタフェース制御部５（５′）にお
けるインタフェース信号の解読結果をもとに、チャネル
インタフェースのシーケンス制御、キャッシュ４−ＣＨ
Ｌ間のデータ転送制御、チャネルアダプタ１ （１’
）−デバイスアダプタ３ （３’ ）間インタフェース
制御を行うチャネルアダプタ制御部７（７’）とから成
る。チャネルインタフェース制御部５（５’）はチャネ
ルスイッチ６により複数チャネルと接続可能であり、ま
た、チャネルアダプタ制御部７ （７’ ）は、チャネ
ルアダプタ制御部？、（７’）、キャッシュ４、及び、
チャネルインタフェース制御部５（５’）等の制御を行
なうマイクロプログラム可能なプロセッサ９ （９’
）と、プロセッサ９の指示によりデータ転送を制御する
データ転送制御部８ （８’ ）とから成る。
デバイスアダプタ３（３’）も同様にデバイスインタフ
ェース２８を制御するデバイスインタフェース制４ｆｌ
１部２７ （２７’ ） と、デバイスインタフェー
スシーケンス制御、キャッシュ４−ＣＴＬ間データ転送
、および対チャネルアダプタインタフェース制御を行な
うデバイスアダプタ制御部２５（２５’）とから成り、
さらに本制御部２５（２５’）はプロセッサ２４（２４
’）およびデータ転送制御部２３（２３’）より成る。
ェース２８を制御するデバイスインタフェース制４ｆｌ
１部２７ （２７’ ） と、デバイスインタフェー
スシーケンス制御、キャッシュ４−ＣＴＬ間データ転送
、および対チャネルアダプタインタフェース制御を行な
うデバイスアダプタ制御部２５（２５’）とから成り、
さらに本制御部２５（２５’）はプロセッサ２４（２４
’）およびデータ転送制御部２３（２３’）より成る。
キャッシュ４は、キャッシュメモリ３０とキャッシュボ
ート２９とより成り、キャッシュボート２９は、チャネ
ルアダプタ１，１′との間、およびデバイスアダプタ３
，３′との間で、そのインタフェース動作をそれぞれ独
立に実行する。
ート２９とより成り、キャッシュボート２９は、チャネ
ルアダプタ１，１′との間、およびデバイスアダプタ３
，３′との間で、そのインタフェース動作をそれぞれ独
立に実行する。
また、スイッチ２は、チャネルアダプタｌ、１′のプロ
セッサ９．９′とデバイスアダプタ３，３′のプロセッ
サ２４．２４’が連絡するための共用メモリエリア１６
と、チャネルアダプタ１（１’）のデータ転送経路１３
（１３’）に対するデバイスアダプタ３または３’、、
（３’または３）のデータ転送および制御経路１９．１
９’を切替える切替スイッチ１７（１７’ ”） と、
チャネルアダプタ１（１’）の指示によって、切替スイ
ッチ１７（１７’）に切替指示を与える切替制御回路１
５より成る。なお、１１．１１’１３、１３’、１４．
１４’、１８．１８’ 、１９．１９’、２０゜２０’
、２１．２１’、２２．２２’、２６．２６’はパスを
示す。
セッサ９．９′とデバイスアダプタ３，３′のプロセッ
サ２４．２４’が連絡するための共用メモリエリア１６
と、チャネルアダプタ１（１’）のデータ転送経路１３
（１３’）に対するデバイスアダプタ３または３’、、
（３’または３）のデータ転送および制御経路１９．１
９’を切替える切替スイッチ１７（１７’ ”） と、
チャネルアダプタ１（１’）の指示によって、切替スイ
ッチ１７（１７’）に切替指示を与える切替制御回路１
５より成る。なお、１１．１１’１３、１３’、１４．
１４’、１８．１８’ 、１９．１９’、２０゜２０’
、２１．２１’、２２．２２’、２６．２６’はパスを
示す。
なお、デバイスアダプタ３および３′からは、全てのＤ
ＩＳＫがアクセス可能であり、またチャネルアダプタ１
．１’のチャネルスイッチ６はそれぞれ同一のチャネル
グループのＣＩＩＬに接続することにより、どちらのチ
ャネルアダプタ（Ｉまたは１′）を介しても同一の処理
が可能とされる。
ＩＳＫがアクセス可能であり、またチャネルアダプタ１
．１’のチャネルスイッチ６はそれぞれ同一のチャネル
グループのＣＩＩＬに接続することにより、どちらのチ
ャネルアダプタ（Ｉまたは１′）を介しても同一の処理
が可能とされる。
本構成においては、スイッチ２による経路切替は次の様
に行なわれる。
に行なわれる。
すなわち、通常、デバイスアダプタ３ （３”）は、チ
ャネルアダプタ１ （１’ ）による接続要求を受付け
ることが不能な場合（例えば、キャッシュ４−ＣＴＬ間
でデータ転送を実行中の場合）、制御経路２０（２０’
）を介して、切替制御回路１５に圓ｓｙ状態をセットす
る。
ャネルアダプタ１ （１’ ）による接続要求を受付け
ることが不能な場合（例えば、キャッシュ４−ＣＴＬ間
でデータ転送を実行中の場合）、制御経路２０（２０’
）を介して、切替制御回路１５に圓ｓｙ状態をセットす
る。
チャネルアダプタ１ （１’ ）のプロセッサ９（９′
）は、制御経路１４（１４’）を介して切替制御回路１
５へ接続要求を出す。切替制御回路１５は、前記接続要
求、ＢＩＪＳＹ状態および、プロセッサ９と９′が同時
に同一ルートの接続を要求した場合のあらかじめ決めら
れた優先順位に従って、切替の可否およびそのルートを
決定し、切替可能な場合は切替スイッチ１７および１７
′に切替信号１８．１８’を送出し、切替を指示する。
）は、制御経路１４（１４’）を介して切替制御回路１
５へ接続要求を出す。切替制御回路１５は、前記接続要
求、ＢＩＪＳＹ状態および、プロセッサ９と９′が同時
に同一ルートの接続を要求した場合のあらかじめ決めら
れた優先順位に従って、切替の可否およびそのルートを
決定し、切替可能な場合は切替スイッチ１７および１７
′に切替信号１８．１８’を送出し、切替を指示する。
この場合、制御ルート１４゜１４′を介してプロセッサ
９．９′は切替による経路の接続状態を知ることができ
る。
９．９′は切替による経路の接続状態を知ることができ
る。
また、デバイスアダプタ３ （３’ ）がいずれもＢＵ
ＳＹ状態でスイッチの切替が成立しなかった場合、切替
不成立となったこと、およびデバイスアダプタのＢＵＳ
Ｙ状態なることが同様に制御ルート１４．１４’から参
照可能である。
ＳＹ状態でスイッチの切替が成立しなかった場合、切替
不成立となったこと、およびデバイスアダプタのＢＵＳ
Ｙ状態なることが同様に制御ルート１４．１４’から参
照可能である。
同様にデバイスアダプタ側のプロセッサ２４．２４’は
、制御ルート２０．２０’を介して、前記接続状態を参
照可能であり、これによりそれぞれ゛のプロセッサは相
互に接続状態を確認することが可能である。
、制御ルート２０．２０’を介して、前記接続状態を参
照可能であり、これによりそれぞれ゛のプロセッサは相
互に接続状態を確認することが可能である。
チャネルアダプタ１，１′とデバイスアダプタ３．３′
間の連絡は、共有メモ１月６を介して行なわれる。ここ
でＤＩＳＫの回転位置検出割込みの発生は、デバイスア
ダプタ３．３′からチャネルアダプタｌ、１′へメモリ
１６を介して報告される。非動作中でＦｒｅｅのチャネ
ルアダプタＨ１’）は、メモリ１６を定期的に読み出し
、割込み要因があれば、上位ＣＨＬへ報告する。また、
ＤＩＳＫ結合時のＤＩＳＫアドレス、データ転送時のレ
コードカウント、および、レコード位置情報等の制御情
報も前記共有メモリ１６を介して、接続状態にあるチャ
ネルアダプタ１．１’、デバイスアダプタ３．３′間で
相互に連絡される。
間の連絡は、共有メモ１月６を介して行なわれる。ここ
でＤＩＳＫの回転位置検出割込みの発生は、デバイスア
ダプタ３．３′からチャネルアダプタｌ、１′へメモリ
１６を介して報告される。非動作中でＦｒｅｅのチャネ
ルアダプタＨ１’）は、メモリ１６を定期的に読み出し
、割込み要因があれば、上位ＣＨＬへ報告する。また、
ＤＩＳＫ結合時のＤＩＳＫアドレス、データ転送時のレ
コードカウント、および、レコード位置情報等の制御情
報も前記共有メモリ１６を介して、接続状態にあるチャ
ネルアダプタ１．１’、デバイスアダプタ３．３′間で
相互に連絡される。
切替スイッチ１７による経路切替後のデータ転送は、自
系のデバイスアダプタ３、他系のデバイスアダプタ３′
共同様に行なわれる。例えば、自系のチャネルアダプタ
１と他系のデバイスアダプタ３′が結合された場合、デ
ータは、経路１３、切替スイッチ１７、経路１９′を介
して、チャネルアダプタ１とデバイスアダプタ３′間で
転送される。
系のデバイスアダプタ３、他系のデバイスアダプタ３′
共同様に行なわれる。例えば、自系のチャネルアダプタ
１と他系のデバイスアダプタ３′が結合された場合、デ
ータは、経路１３、切替スイッチ１７、経路１９′を介
して、チャネルアダプタ１とデバイスアダプタ３′間で
転送される。
本実施例によれば、経路中一方のアダプタ（チャネルア
ダプタ１．（１’）またはデバイスアダプタ３．（３’
））が使用中であっても他方のアダプタが未使用であれ
ば、同一の機能を実行可能であり、パスの利用効率を最
適化することが可能である。
ダプタ１．（１’）またはデバイスアダプタ３．（３’
））が使用中であっても他方のアダプタが未使用であれ
ば、同一の機能を実行可能であり、パスの利用効率を最
適化することが可能である。
上記実施例では、２組の制御径路を有する場合について
説明したが、３組又はそれ以上の複数組の制御径路を有
する場合についても同様に適用することができる。
説明したが、３組又はそれ以上の複数組の制御径路を有
する場合についても同様に適用することができる。
又、上記実施例では、１組の制御径路における上位制御
径路（チャネルアダプタ）および下位制御径路（デバイ
スアダプタ）のいずれか一方がビジーである（キャッシ
ュ４と接続されている）場合について説明したが、上位
または下位の制御径路の一方が故障した場合にも同様に
適用して、故障径路を除外して転送制御系を確立して信
頼性を向上することができる。この場合、任意の上位制
御径路または下位制御径路の故障状態を判定する手段と
、故障と判定された上位または下位の制御径路を切離す
手段と、切離された故障上位または下位制御径路に代わ
る上位チャネルまたは下位デバイスへのアクセス径路を
選択する手段を設ける。
径路（チャネルアダプタ）および下位制御径路（デバイ
スアダプタ）のいずれか一方がビジーである（キャッシ
ュ４と接続されている）場合について説明したが、上位
または下位の制御径路の一方が故障した場合にも同様に
適用して、故障径路を除外して転送制御系を確立して信
頼性を向上することができる。この場合、任意の上位制
御径路または下位制御径路の故障状態を判定する手段と
、故障と判定された上位または下位の制御径路を切離す
手段と、切離された故障上位または下位制御径路に代わ
る上位チャネルまたは下位デバイスへのアクセス径路を
選択する手段を設ける。
又、制御装置内に複数組の制御径路が存在するとき、特
定の制御径路への接続集中を避けるようにパスの選択を
制御し、システムとしてのスループットを向上させるこ
ともできる。
定の制御径路への接続集中を避けるようにパスの選択を
制御し、システムとしてのスループットを向上させるこ
ともできる。
又、複数組の制御径路を構成する全ての上位制御径路と
全ての下位制御径路とを接続する共有のバスを持ち、該
バスを、任意の上位制御径路と任意の下位制御径路によ
り時分割的に専有するようにして、情報を転送するよう
に構成することもできる。
全ての下位制御径路とを接続する共有のバスを持ち、該
バスを、任意の上位制御径路と任意の下位制御径路によ
り時分割的に専有するようにして、情報を転送するよう
に構成することもできる。
なお、上位チャネル起動では、下位径路選択手段により
、下位デバイス装置に至る径路を選択して下位径路への
接続要求を発行し、下位デバイス起動（デバイスからの
割込み要求）では、上位径路選択手段により、上位中央
処理装置へ至る径路を選択する。
、下位デバイス装置に至る径路を選択して下位径路への
接続要求を発行し、下位デバイス起動（デバイスからの
割込み要求）では、上位径路選択手段により、上位中央
処理装置へ至る径路を選択する。
なお、上記実施例のスイッチ手段を用いて、中央処理装
置の１つのチャネルおよび制御装置バスを通して、複数
のディスク制御装置と切替え接続バス切替機能を持たせ
ることで、交代バス確保による信顛性の向上を達成する
こともできる。
置の１つのチャネルおよび制御装置バスを通して、複数
のディスク制御装置と切替え接続バス切替機能を持たせ
ることで、交代バス確保による信顛性の向上を達成する
こともできる。
以上詳しく説明したように、本発明のバス制御方式によ
れば、上位チャネル装置および下位デバイス装置間を結
合する複数組の制御径路における、チャネル側径路（上
位制御径路）とデバイス側径路（下位制御径路）とを任
意に個別に選択して、自径路だけでなく他径路間でも接
続可能としたので、１つの組の上位制御径路と他の組の
下位制御径路とがそれぞれキャッシュとの間で結合して
動作中であっても、該１つの組の下位制御径路と他の組
の上位制御径路によって、チャネル装置およびデバイス
装置間のキャッシュ不介在のデータ転送や割り込みが可
能となり、最適の径路利用効率が得られる等、優れた効
果を奏する。
れば、上位チャネル装置および下位デバイス装置間を結
合する複数組の制御径路における、チャネル側径路（上
位制御径路）とデバイス側径路（下位制御径路）とを任
意に個別に選択して、自径路だけでなく他径路間でも接
続可能としたので、１つの組の上位制御径路と他の組の
下位制御径路とがそれぞれキャッシュとの間で結合して
動作中であっても、該１つの組の下位制御径路と他の組
の上位制御径路によって、チャネル装置およびデバイス
装置間のキャッシュ不介在のデータ転送や割り込みが可
能となり、最適の径路利用効率が得られる等、優れた効
果を奏する。
また、チャネル側径路やデバイス側径路がハードウェア
故障等で動作不能の場合でも、他の組のデバイス側径路
またはチャネル側径路と組合せて、径路接続が可能なた
め、システム全体の信頼度を高めることができる等の効
果を奏する。
故障等で動作不能の場合でも、他の組のデバイス側径路
またはチャネル側径路と組合せて、径路接続が可能なた
め、システム全体の信頼度を高めることができる等の効
果を奏する。
第１図は本発明の一実施例のＤＫＣ内部構成を示すブロ
ック図、第２図（ａ）は従来のキャッシュ付ＤＫＣの接
続を示すブロック図、第２図（ｂ）は第２図（ａ）によ
る動作の説明図、第３図（ａｌは径路間スイッチを設け
た本発明の実施例のＤＫＣの接続構成を示すブロック図
、第３図（ｂ）は第３図（ａ）による動作の説明図であ
る。 １．１′・・・・・・チャネルアダプタ（上位制御径路
）、２・・・・・・スイッチ（径路選択手段）、３．３
・・・・・・デバイスアダプタ（下位制御径路）、４・
・・・・・キャッシュ、５，５′・・・・・・チャネル
インタフェース制御部、６・・・・・・チャネルスイッ
チ、７．７′・・・・・・チャネルアダプタ制御部、１
５・・・・・・切替制御部、１６・・・・・・共用メモ
リエリア、１７．１７’・・・・・・切替スイッチ、８
． ８ ’、 ２３．２３’・・・・・・データ転送制
御部、９、９ ’ 、２４．２４ ’・・・・・・プロ
セッサ、ｚｓ、ｚｓ’・・・・・・デバイスアダプタ制
御部、２７．２７’・・・・・・デバイスインタフェー
ス制御部、１０１・・・・・・ＣＰｔ１ 、１０２・・
・・・・ディスク制御装置、１０３・・・・・・デバイ
スコントローラ（下位デバイス’） 、１０４．１０４
’・・・・・・ディスク装置（下位デバイス） 、１
０６・・・・・・チャネル装置。 デフ１゛イス テ゛ハ４スアグフタ ３′ Ｔ７１’４スーＣ４Ｃ／−／＃
ック図、第２図（ａ）は従来のキャッシュ付ＤＫＣの接
続を示すブロック図、第２図（ｂ）は第２図（ａ）によ
る動作の説明図、第３図（ａｌは径路間スイッチを設け
た本発明の実施例のＤＫＣの接続構成を示すブロック図
、第３図（ｂ）は第３図（ａ）による動作の説明図であ
る。 １．１′・・・・・・チャネルアダプタ（上位制御径路
）、２・・・・・・スイッチ（径路選択手段）、３．３
・・・・・・デバイスアダプタ（下位制御径路）、４・
・・・・・キャッシュ、５，５′・・・・・・チャネル
インタフェース制御部、６・・・・・・チャネルスイッ
チ、７．７′・・・・・・チャネルアダプタ制御部、１
５・・・・・・切替制御部、１６・・・・・・共用メモ
リエリア、１７．１７’・・・・・・切替スイッチ、８
． ８ ’、 ２３．２３’・・・・・・データ転送制
御部、９、９ ’ 、２４．２４ ’・・・・・・プロ
セッサ、ｚｓ、ｚｓ’・・・・・・デバイスアダプタ制
御部、２７．２７’・・・・・・デバイスインタフェー
ス制御部、１０１・・・・・・ＣＰｔ１ 、１０２・・
・・・・ディスク制御装置、１０３・・・・・・デバイ
スコントローラ（下位デバイス’） 、１０４．１０４
’・・・・・・ディスク装置（下位デバイス） 、１
０６・・・・・・チャネル装置。 デフ１゛イス テ゛ハ４スアグフタ ３′ Ｔ７１’４スーＣ４Ｃ／−／＃
Claims (1)
- 【特許請求の範囲】 １、上位チャネル装置およびキャッシュメモリ間で上位
制御径路を通じて情報を転送する手段と、下位デバイス
およびキャッシュメモリ間で下位制御径路を通じて情報
を転送する手段と、上位チャネル装置および下位デバイ
ス間で前記キャッシュメモリを介することなく上位制御
径路および下位制御径路を通じて情報を転送する手段と
を有し、前記上位制御径路および下位制御径路の組から
なる制御径路を複数組有する情報の転送パス制御方式に
おいて、任意の組の制御径路中の上位制御径路と任意の
組の制御径路中の下位制御径路を選択する径路選択手段
と、前記径路選択手段により選択された上位制御径路お
よび下位制御径路を通じて上位チャネル装置および下位
デバイスを接続する接続手段とを備えたことを特徴とす
るパス制御方式。 ２、任意の上位制御径路または下位制御径路の故障状態
を判定する手段と、故障と判定された上位または下位制
御径路を切り離す手段と、切り離した上位または下位制
御径路に代えて上位チャネル装置または下位デバイスへ
の他 のアクセス径路を選択する手段とを備えたことを特徴と
する請求項１記載のパス制御方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63213566A JP2567922B2 (ja) | 1988-08-30 | 1988-08-30 | パス制御方式 |
| US07/395,766 US5689728A (en) | 1988-08-30 | 1989-08-18 | Controller of paths for data transfer in system having external memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63213566A JP2567922B2 (ja) | 1988-08-30 | 1988-08-30 | パス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0262623A true JPH0262623A (ja) | 1990-03-02 |
| JP2567922B2 JP2567922B2 (ja) | 1996-12-25 |
Family
ID=16641333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63213566A Expired - Lifetime JP2567922B2 (ja) | 1988-08-30 | 1988-08-30 | パス制御方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5689728A (ja) |
| JP (1) | JP2567922B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04211849A (ja) * | 1989-12-22 | 1992-08-03 | Bull Sa | 高速情報書込み方法及び該方法を実施するための情報処理システム |
| JPH04312146A (ja) * | 1991-04-11 | 1992-11-04 | Mitsubishi Electric Corp | アレイ型記録装置 |
| JP2007219571A (ja) * | 2006-02-14 | 2007-08-30 | Hitachi Ltd | 記憶制御装置及びストレージシステム |
| US7873880B2 (en) | 2006-12-26 | 2011-01-18 | Fujitsu Limited | Data relay device, storage device, and response delay monitoring method |
| US7895476B2 (en) | 2006-12-12 | 2011-02-22 | Fujitsu Limited | Data relay device, storage device and data-relay method |
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| JP3568181B2 (ja) * | 1997-06-23 | 2004-09-22 | 株式会社東芝 | ニューラルネット分析装置、記憶媒体 |
| US6393537B1 (en) * | 1998-01-06 | 2002-05-21 | International Business Machines Corporation | Host storage management control of outboard data movement |
| JP4392877B2 (ja) * | 1998-09-18 | 2010-01-06 | 株式会社日立製作所 | ディスクアレイ制御装置 |
| US6389494B1 (en) * | 1998-12-30 | 2002-05-14 | Emc Corporation | System for interfacing a data storage system to a host utilizing a plurality of busses for carrying end-user data and a separate bus for carrying interface state data |
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- 1988-08-30 JP JP63213566A patent/JP2567922B2/ja not_active Expired - Lifetime
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1989
- 1989-08-18 US US07/395,766 patent/US5689728A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2567922B2 (ja) | 1996-12-25 |
| US5689728A (en) | 1997-11-18 |
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