JPH026262B2 - - Google Patents
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- JPH026262B2 JPH026262B2 JP1331183A JP1331183A JPH026262B2 JP H026262 B2 JPH026262 B2 JP H026262B2 JP 1331183 A JP1331183 A JP 1331183A JP 1331183 A JP1331183 A JP 1331183A JP H026262 B2 JPH026262 B2 JP H026262B2
- Authority
- JP
- Japan
- Prior art keywords
- initialization
- transmission
- station
- execution
- stations
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/177—Initialisation or configuration control
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Small-Scale Networks (AREA)
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は、ローカルエリアネツトワークのよう
な、共通伝送路に複数のステーシヨンが接続され
たシステムの初期化方式に関する。
な、共通伝送路に複数のステーシヨンが接続され
たシステムの初期化方式に関する。
従来技術
近年、第１図に示すようなループトボロジや第
２図に示すようなバストポロジのローカルエリア
ネツトワークが数多く使用されるようになつてき
ている。このようなシステムにおいては、しばし
ば機能が分散配置され、マスタステーシヨンが復
数台、スレーブステーシヨンが複数台備えられ
る。これら複数のマスタステーシヨンのいずれか
ら複数のスレーブステーシヨンのいずれにも初期
化できるように構成されることがある。
２図に示すようなバストポロジのローカルエリア
ネツトワークが数多く使用されるようになつてき
ている。このようなシステムにおいては、しばし
ば機能が分散配置され、マスタステーシヨンが復
数台、スレーブステーシヨンが複数台備えられ
る。これら複数のマスタステーシヨンのいずれか
ら複数のスレーブステーシヨンのいずれにも初期
化できるように構成されることがある。
この場合、従来はマスタステーシヨンとスレー
ブステーシヨンの関係を固定または、半固定とし
たり、マスタステーシヨンの内、特定のステーシ
ヨンを初期化制御のために使用したり、人手の介
入を要したりという方法がとられている。このよ
うな方法は、システム再構成の柔軟性に欠けてい
たり、操作ミスを惹起したりする欠点がある。
ブステーシヨンの関係を固定または、半固定とし
たり、マスタステーシヨンの内、特定のステーシ
ヨンを初期化制御のために使用したり、人手の介
入を要したりという方法がとられている。このよ
うな方法は、システム再構成の柔軟性に欠けてい
たり、操作ミスを惹起したりする欠点がある。
発明の目的
本発明の目的は上記欠点を除去し柔軟性をもつ
たローカルエリアネツトワークにおける初期化方
式を提供することにある。
たローカルエリアネツトワークにおける初期化方
式を提供することにある。
本発明の方式は、共通伝送路に接続された複数
のステーシヨン間でメツセージ送受信を行なうロ
ーカルエリアネツトワークにおける初期化方式に
おいて、 前記複数のステーシヨンのうち１つは、 初期化指示情報と送信元情報とを含む初期化メ
ツセージを受信する受信手段と、 この受信手段で受信した初期化指示情報にもと
づいて自身のステーシヨンの初期化動作を実行す
る実行手段と、 この実行手段による初期化動作の実行とは関係
なく前記送信元情報を記憶する記憶手段と、 前記実行手段による初期化動作の実行終了に応
答して前記送信元情報で指定される送信元のステ
ーシヨンの初期化終了メツセージを送信する送信
手段とを備えたことを特徴とする。
のステーシヨン間でメツセージ送受信を行なうロ
ーカルエリアネツトワークにおける初期化方式に
おいて、 前記複数のステーシヨンのうち１つは、 初期化指示情報と送信元情報とを含む初期化メ
ツセージを受信する受信手段と、 この受信手段で受信した初期化指示情報にもと
づいて自身のステーシヨンの初期化動作を実行す
る実行手段と、 この実行手段による初期化動作の実行とは関係
なく前記送信元情報を記憶する記憶手段と、 前記実行手段による初期化動作の実行終了に応
答して前記送信元情報で指定される送信元のステ
ーシヨンの初期化終了メツセージを送信する送信
手段とを備えたことを特徴とする。
実施例の説明
次に本発明について図面を参照して詳細に説明
する。第３図を参照すると、本発明の一実施例に
おいて、ステーシヨン１は、ループ状の共通伝送
路２に接続されたループインターフエースユニツ
ト（LIU）１０と、コンピユータ２０とから構成
されている。LIU１０とコンピユータ２０とはビ
ツトシリアルな伝送路３で接続されている。伝送
路３はビツトパラレルであつてもよいし、LIU１
０とコンピユータ２０とが融合されてていてもよ
い。ここのステーシヨン１は第１図の構成のみな
らず第２図の構成にも適用できる。
する。第３図を参照すると、本発明の一実施例に
おいて、ステーシヨン１は、ループ状の共通伝送
路２に接続されたループインターフエースユニツ
ト（LIU）１０と、コンピユータ２０とから構成
されている。LIU１０とコンピユータ２０とはビ
ツトシリアルな伝送路３で接続されている。伝送
路３はビツトパラレルであつてもよいし、LIU１
０とコンピユータ２０とが融合されてていてもよ
い。ここのステーシヨン１は第１図の構成のみな
らず第２図の構成にも適用できる。
第４図を参照すると、前記コンピユータ２０は
中央処理装置（CPU）４０、主記憶装置（MM）
５０、入出力処理装置（IOP）６０、アダプタ３
０およびそれらを接続する内部バス４から構成さ
れる。もちろんコンピユータ２０はこのような構
成のみに限定する必要はない。
中央処理装置（CPU）４０、主記憶装置（MM）
５０、入出力処理装置（IOP）６０、アダプタ３
０およびそれらを接続する内部バス４から構成さ
れる。もちろんコンピユータ２０はこのような構
成のみに限定する必要はない。
第５図を参照すると、前記アダプタ３０は、マ
イクロプロセツサ１１０、送信部３１および受信
部３２から構成されている。前記送信部３１は送
信ダイレクトメモリアクセス制御回路１１１、送
信メモリ１１２、送出制御回路１１３、並直列デ
ータ変換回路１１４、およびドライバ１１５を備
えている。前記受信部３２はレシーバ１０１、直
並列データ変換回路１０２、受信制御回路１０
３、受信メモリ１０４、受信ダイレクトメモリア
クセス制御回路１０５およびフリツプフロツプ１
０６から構成されている。
イクロプロセツサ１１０、送信部３１および受信
部３２から構成されている。前記送信部３１は送
信ダイレクトメモリアクセス制御回路１１１、送
信メモリ１１２、送出制御回路１１３、並直列デ
ータ変換回路１１４、およびドライバ１１５を備
えている。前記受信部３２はレシーバ１０１、直
並列データ変換回路１０２、受信制御回路１０
３、受信メモリ１０４、受信ダイレクトメモリア
クセス制御回路１０５およびフリツプフロツプ１
０６から構成されている。
次に本実施例の動作を第１図から第９図を参照
しながら詳細に説明する。
しながら詳細に説明する。
第１図に示すアドレスＸおよびステーシヨン1x
がアドレスＹのステーシヨン1yのコンピユータを
初期化する動作を詳細に説明する。まず、ステー
シヨン1xは、第６図に示すような初期化指示メツ
セージをフレームにして、ステーシヨン1y宛に送
出する。このフレームは、フラグＦ、宛先アドレ
スＹ、送信元アドレスＸ、制御情報CI、初期化
指示INZ、チエツクビツトFCSおよびフラグＦか
ら構成されている。ステーシヨン1yのループイン
タフエースユニツトLIUはフレームの宛先アドレ
スがＹなのでこれを受信する。
がアドレスＹのステーシヨン1yのコンピユータを
初期化する動作を詳細に説明する。まず、ステー
シヨン1xは、第６図に示すような初期化指示メツ
セージをフレームにして、ステーシヨン1y宛に送
出する。このフレームは、フラグＦ、宛先アドレ
スＹ、送信元アドレスＸ、制御情報CI、初期化
指示INZ、チエツクビツトFCSおよびフラグＦか
ら構成されている。ステーシヨン1yのループイン
タフエースユニツトLIUはフレームの宛先アドレ
スがＹなのでこれを受信する。
第３図を参照するとと、ループインタフエース
装置１０は受信したフレームを伝送路３を介して
コンピユータ２０に送出する。
装置１０は受信したフレームを伝送路３を介して
コンピユータ２０に送出する。
第５図を参照すると、伝送路３を介して送られ
てきたフレームはまず、レシーバ１０１で信号整
形される。この後、直並列変換回路１０２で８ビ
ツト単位にまとめられ、受信制御回路１０３の制
御のもとに受信メモリ１０４に格納される。な
お、受信制御回路１０３はマイクロプロセツサ１
１０とは独立に動作可能である。
てきたフレームはまず、レシーバ１０１で信号整
形される。この後、直並列変換回路１０２で８ビ
ツト単位にまとめられ、受信制御回路１０３の制
御のもとに受信メモリ１０４に格納される。な
お、受信制御回路１０３はマイクロプロセツサ１
１０とは独立に動作可能である。
受信メモリ１０４へのフレームの格納動作が終
了すると受信制御回路１０３はマイクロプロセツ
サ１１０への割込み信号２０１をセツトする。
了すると受信制御回路１０３はマイクロプロセツ
サ１１０への割込み信号２０１をセツトする。
割込み信号線２０１を介して与えられた割込み
信号に応答して、マイクロプロセツサ１１０は第
８図に示すように受信メモリ１０４内のフレーム
をバス２０３を介して読み出してチエツクする。
もしそのフレームが初期化指示フレームであれば
フリツプフロツプ１０６をセツトした後内部バス
４に含まれるイニシヤライズ信号をセツトする。
この結果コンピユータ２０を構成するハードウエ
アが全て初期化される。但し、このとき受信メモ
リ１０４の内容と、フリツプフロツプ１０６とは
初期化されない。ハードウエアの初期化の完了に
応答して、マイクロプロセツサ１１０はフアーム
ウエアの最初から実行を開始する。第９図に示す
ような手順で受信メモリ１０４に格納されている
情報にもとづいて初期化完了メツセージIRDYを
有する第７図に示すフレームが送信メモリ１１２
内に作られる。送信制御回路１１３に信号線２０
２を介して送信開始指示が与えられると送信メモ
リ１１２内の内容は並直列変換回路１１４および
ドライバ１１５を介して伝送路３に送出される。
信号に応答して、マイクロプロセツサ１１０は第
８図に示すように受信メモリ１０４内のフレーム
をバス２０３を介して読み出してチエツクする。
もしそのフレームが初期化指示フレームであれば
フリツプフロツプ１０６をセツトした後内部バス
４に含まれるイニシヤライズ信号をセツトする。
この結果コンピユータ２０を構成するハードウエ
アが全て初期化される。但し、このとき受信メモ
リ１０４の内容と、フリツプフロツプ１０６とは
初期化されない。ハードウエアの初期化の完了に
応答して、マイクロプロセツサ１１０はフアーム
ウエアの最初から実行を開始する。第９図に示す
ような手順で受信メモリ１０４に格納されている
情報にもとづいて初期化完了メツセージIRDYを
有する第７図に示すフレームが送信メモリ１１２
内に作られる。送信制御回路１１３に信号線２０
２を介して送信開始指示が与えられると送信メモ
リ１１２内の内容は並直列変換回路１１４および
ドライバ１１５を介して伝送路３に送出される。
第３図を参照すると、コンピユータ２０から伝
送路３を介して送られてきた初期化完了メツセー
ジのフレームは、ループインタフエース装置１０
を介して共通伝送路２に送出される。このフレー
ムは宛先はアドレスフイールドにＸを含むので、
アドレスＸをもつステーシヨン1xによつて受信さ
れる。
送路３を介して送られてきた初期化完了メツセー
ジのフレームは、ループインタフエース装置１０
を介して共通伝送路２に送出される。このフレー
ムは宛先はアドレスフイールドにＸを含むので、
アドレスＸをもつステーシヨン1xによつて受信さ
れる。
発明の効果
本発明では、初期化指示を発行したステーシヨ
ンに初期化完了の応答が返送されるので、ハード
ウエアの初期化といえども通常のデータと同様の
１対１の取扱いが可能となる。その結果、初期化
を指示するステーシヨンと、初期化を指示される
ステーシヨンがそれぞれ複数台あつてそれらの間
の関係が固定化されなくても、容易に初期化の論
理を構築することとができるという効果がある。
初期化が完了したとときに初期化完了メツセージ
を全ステーシヨン宛にブロードキヤストで送出
し、受信側で選択するという方式も考えられる
が、これだと通常のデータ転送を乱すこととにな
るが、本発明を採用するばそのようなことはな
い。
ンに初期化完了の応答が返送されるので、ハード
ウエアの初期化といえども通常のデータと同様の
１対１の取扱いが可能となる。その結果、初期化
を指示するステーシヨンと、初期化を指示される
ステーシヨンがそれぞれ複数台あつてそれらの間
の関係が固定化されなくても、容易に初期化の論
理を構築することとができるという効果がある。
初期化が完了したとときに初期化完了メツセージ
を全ステーシヨン宛にブロードキヤストで送出
し、受信側で選択するという方式も考えられる
が、これだと通常のデータ転送を乱すこととにな
るが、本発明を採用するばそのようなことはな
い。
第１図はリング型のローカルエリアネツトワー
クを示す図、第２図はバス型のローカルエリアネ
ツトワークを示す図、第３図は本発明の一実施例
を示す図、第４図は第３図のコンピユータ２０の
詳細な構成を示す図、第５図は第４図のアダプタ
３０の詳細な構成を示す図、第６図は初期化指示
メツセージフレームの形式を示す図、第７図は初
期化完了メツセージフレームの形式を示す図、第
８図は受信メモリ１０４内のフレームチエツク動
作を説明するための図、および第９図は初期化完
了メツセージフレームの作成動作を説明するため
の図である。 第１図から第９図において、１，１x，１y……
ステーシヨン、２……共通伝送路、３……伝送
路、４……内部バス、１０……ループインタフエ
ースユニツト、２０……コンピユータ、３０……
アダプタ、４０……中央処理装置、５０……主記
憶装置、６０……入出力処理装置、３１……送信
部、３２……受信部、１１０……マイクロプロセ
ツサ。
クを示す図、第２図はバス型のローカルエリアネ
ツトワークを示す図、第３図は本発明の一実施例
を示す図、第４図は第３図のコンピユータ２０の
詳細な構成を示す図、第５図は第４図のアダプタ
３０の詳細な構成を示す図、第６図は初期化指示
メツセージフレームの形式を示す図、第７図は初
期化完了メツセージフレームの形式を示す図、第
８図は受信メモリ１０４内のフレームチエツク動
作を説明するための図、および第９図は初期化完
了メツセージフレームの作成動作を説明するため
の図である。 第１図から第９図において、１，１x，１y……
ステーシヨン、２……共通伝送路、３……伝送
路、４……内部バス、１０……ループインタフエ
ースユニツト、２０……コンピユータ、３０……
アダプタ、４０……中央処理装置、５０……主記
憶装置、６０……入出力処理装置、３１……送信
部、３２……受信部、１１０……マイクロプロセ
ツサ。
Claims (1)
- 【特許請求の範囲】 １ 共通伝送路に接続された複数のステーシヨン
間でメツセージ送受信を行なうローカルエリアネ
ツトワークにおける初期化方式において、 前記複数のステーシヨンのうちの１つは、 初期化指示情報と送信元情報とを含む初期化メ
ツセージを受信する受信手段と、 この受信手段で受信した初期化指示情報にもと
づいて自身のステーシヨンの初期化動作を実行す
る実行手段と、 この実行手段による初期化動作の実行とは関係
なく前記送信元情報を記憶する記憶手段と、 前記実行手段による初期化動作の実行終了に応
答して前記送信元情報で指定される送信元のステ
ーシヨンに初期化終了メツセージを送信する送信
手段とを備えたことを特徴とするローカルエリア
ネツトワークにおける初期化方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1331183A JPS59138151A (ja) | 1983-01-28 | 1983-01-28 | ロ−カルエリアネツトワ−クにおける初期化方式 |
| EP19840100872 EP0115348B1 (en) | 1983-01-28 | 1984-01-27 | Remote initialization of interconnected communications stations |
| DE8484100872T DE3463305D1 (en) | 1983-01-28 | 1984-01-27 | Remote initialization of interconnected communications stations |
| CA000446221A CA1212738A (en) | 1983-01-28 | 1984-01-27 | Remote initialization of interconnected communications stations |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1331183A JPS59138151A (ja) | 1983-01-28 | 1983-01-28 | ロ−カルエリアネツトワ−クにおける初期化方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59138151A JPS59138151A (ja) | 1984-08-08 |
| JPH026262B2 true JPH026262B2 (ja) | 1990-02-08 |
Family
ID=11829621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1331183A Granted JPS59138151A (ja) | 1983-01-28 | 1983-01-28 | ロ−カルエリアネツトワ−クにおける初期化方式 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0115348B1 (ja) |
| JP (1) | JPS59138151A (ja) |
| CA (1) | CA1212738A (ja) |
| DE (1) | DE3463305D1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AT382253B (de) * | 1984-06-22 | 1987-02-10 | Austria Mikrosysteme Int | Lose gekoppeltes verteiltes computersystem |
| US4827411A (en) * | 1987-06-15 | 1989-05-02 | International Business Machines Corporation | Method of maintaining a topology database |
| JPH0727445B2 (ja) * | 1990-09-04 | 1995-03-29 | インターナショナル・ビジネス・マシーンズ・コーポレイション | コンピュータプロセッサ動作用ユーザインターフェイス |
| DE69117498D1 (de) * | 1991-05-31 | 1996-04-04 | Ibm | Kommunikationssteuergerät mit Leitungsanpassern die mit Anwenderprogramm ladbar sind |
| JP2519390B2 (ja) * | 1992-09-11 | 1996-07-31 | インターナショナル・ビジネス・マシーンズ・コーポレイション | デ―タ通信方法及び装置 |
| US5293424A (en) * | 1992-10-14 | 1994-03-08 | Bull Hn Information Systems Inc. | Secure memory card |
| WO1995024698A1 (en) * | 1992-10-14 | 1995-09-14 | Cp8 Transac | A secure memory card |
| US5442704A (en) * | 1994-01-14 | 1995-08-15 | Bull Nh Information Systems Inc. | Secure memory card with programmed controlled security access control |
| GB2341469B (en) * | 1994-11-09 | 2000-04-26 | Adaptec Inc | Serial port for a host adapter integrated circuit using a single terminal |
| US5826068A (en) | 1994-11-09 | 1998-10-20 | Adaptec, Inc. | Integrated circuit with a serial port having only one pin |
| JP4991254B2 (ja) * | 2006-11-17 | 2012-08-01 | 株式会社東芝 | 二重リング・ネットワークの通信制御方法及び二重リング・ネットワークの伝送局 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2469751A1 (fr) * | 1979-11-07 | 1981-05-22 | Philips Data Syst | Processeur d'intercommunication du systeme utilise dans un systeme de traitement de donnees reparti |
| US4335426A (en) * | 1980-03-10 | 1982-06-15 | International Business Machines Corporation | Remote processor initialization in a multi-station peer-to-peer intercommunication system |
-
1983
- 1983-01-28 JP JP1331183A patent/JPS59138151A/ja active Granted
-
1984
- 1984-01-27 DE DE8484100872T patent/DE3463305D1/de not_active Expired
- 1984-01-27 EP EP19840100872 patent/EP0115348B1/en not_active Expired
- 1984-01-27 CA CA000446221A patent/CA1212738A/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59138151A (ja) | 1984-08-08 |
| EP0115348A2 (en) | 1984-08-08 |
| CA1212738A (en) | 1986-10-14 |
| EP0115348A3 (en) | 1984-08-29 |
| EP0115348B1 (en) | 1987-04-22 |
| DE3463305D1 (en) | 1987-05-27 |
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