JPH0262784A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は半導体メモリ装置に関し、特にセルフリフレッ
シュ時のメモリセルのデータ保持時間を通常動作時のデ
ータ保持時間に比へ増加できる擬似スタティックメモリ
に関する。

［従来の技術］ 半導体メモリ装置は微細加工技術の進歩と共に集■、ｉ
度の向上がなされてきた。特にダイナミックメモリ装置
では、メモリセルの構造が簡単であるため、高集積化が
可能であり、低価格という利点がある。しかしながら、
メモリセルがダイナミック回路であるため、スタンバイ
時にもメモリセルをリフレッシュする必要があり、外部
コントロールが複雑になるという欠点を持つ。この欠点
を解消するため内部リフレッシュ回路を内蔵し、スタン
バイ時に自動的にリフレッシュ（セルフリフレッシュモ
ード）を行う擬似スタティックメモリ装置の開発が行わ
れるようになってきた。

第５図に従来例の説明として、代表的なメモリセルアレ
イ部の回路図を示す。、構成としては、外部アドレスを
ラッチするアドレスバッファａ、アドレス信号をデコー
ドしてワード線を選択する行デコーダｈ、センスアンプ
Ｃ、メモリセル部ｄ、ビット線バランス部ｅ、中間電位
発生部ｆおよびワード線活性化後の一定の遅延時間後に
センスアンプ活性化信号φ２を活性化させるための遅延
部ｇよりなっている。

以下、第６図のタイミングチャート２より動作説明を行
う。メモリセルリフレッシュ開始前において、ビット線
ＢＬ、［の電位は回路ｆにより決定される電位ＶＲに、
Ｎチャンネル型ＭＯＳトランジスタ（以下、ＭＯ５ＮＴ
と称す。またＰチャンネル型ＭＯ５）ランジスタをＭＯ
ＳＰＴと称す）３１．３２を介して、プリチャージされ
ている。ビット線プリチャージ信号φＰがリセットされ
た後、ワード線駆動信号φ１が活性化し、行デコーダｂ
により選択されたワード線ＷＬＩが活性化される。いま
Ｍ’ＯＳ　Ｎ　Ｔ　１０と容量２０で構成されるメモリ
セルが”１”レベル（ＭＯ９ＮＴＩＯのソース電位がＢ
Ｌよりも高い状態）を保持しているとすると、ＷＬＩの
活性化によりＭＯ５ＮＴＩＯが導通状態となり、メモリ
セル容量Ｃ８とビット線容量ＣＤの容量分割により決定
される電位△Ｖ＝Ｃ５／ＣＤ＋Ｃ５Ｘ　（ＶＸ−ＶＲ）
だけビット線ＢＬのレベルが上昇する。ここでＶＸはメ
モリセルの初期電位である。その後φ１から一定遅延時
間Ｔ後にφ２が活性化し、ビット線間の初期差電位△Ｖ
を増幅してＢＬを電源電位へ、ＢＬを接地電位へ致らし
める。これによりメモリセルの１１１１ルベルがリフレ
ッシュされる。

ＣＰＵの高速化等の市場動向にともないメモリの読み出
し／書込時間の高速化が要求されている。

このためセンスアンプ活性化信号φ２により活性化制御
を受けるＭＯ５ＮＴ６、及びＭＯ３ＰＴＩのチャンネル
幅Ｗは目標とするビット線の充放電時間により決定され
ている。一般にＷが大きいほどビット線の充放電時間は
早くなり、センス感度は低下する。逆にＷが小さいほど
ビット線の充放電時間は遅くなり、センス感度が向上す
る。

さて、前述した擬似スタティックメモリ装置では通常ス
タンバイ時の消費電流を低減するため、セルフリフレッ
シュモード時のリフレッシュ同期は通常動作時のリフレ
ッシュ同期の５〜１０倍程度に設定される。その結果、
メモリセルのデータ保持時間がセルフリフレッシュモー
ド時に最もきびしくなる。

［発明が解決しようとする問題点］ 上述した従来の半導体メモリ装置は、メモリサイクルの
高速化のため、センスアンプの活性化による差動増幅の
速度を早めるため、活性化Ｔｒｉ。

６のサイズを大型化しており、そのため不感帯が増加し
、データ保持時間が低下するという欠点がある。

［発明の従来技術に対する相違点コ 上述した従来の半導体メモリ装置に対して、本発明はメ
モリサイクルの高速化とセルフリフレッシュ時の低消費
電流を両立させ得るという独創的内容を有する。

［ｒｊＩ題点金屑決するための手段］ 本発明はセンスアンプの活性化制御を行う半導体メモリ
装置において、選択信号により複数のセンスアンプ制御
信号を選択的に活性化するセレクタ回路を、センスアン
プ制御信号により活性化制御を受ける複数のセンスアン
プ活性化制御部を有することを特徴とする。

［実施例］ 次に本発明について図面を参照して説明する。

第１図は本発明の一実施例である。本実施例のセンスア
ンプ部は第１の制御信号φａにより活性化制御を受ける
ＭＯ３ＮＴ６３、ＭＯ５ＰＴ６１により構成される第１
のセンスアンプ活性化制御部ａと、第２の制御信号φｂ
により活性化制御を受けるＭＯ３ＮＴ６６、ＭＯ５ＰＴ
６４により構成される第２のセンスアンプ活性化制御部
ｂ、センスアンプ活性化信号φ２、選択信号φＳを人力
とし、前記第１、第２の制御信号φａ、φｂを出力とす
るセレクタＣおよびセンスアンプｄより構成される。ま
たＴｒサイズは第１のセンスアンプ活性化制御部ａの方
が第２のそれよりも大きく設定されている。以下、第２
図のタイミングチャートにより動作説明を行う。高速動
作モードでは、選択信号φＳにより第１のセンスアンプ
活性化制御部ａが活性化される。その結果、Ｔｒサイズ
が大きいため高速で差動増幅が行われるがセンス感度は
逆に悪くなる。このため通常動作時に高速動作モードを
用いる。今度は選択信号φＳにより第２のセンスアンプ
活性化制御部すを活性化すると、Ｔｒサイズが小さいた
めゆっくりと差動増幅が行われ、センス感度は良くなる
。この低速動作モードは、データ保持時間を長く取りた
いセルフリフレッシュ時に特に有効であり、このセルフ
リフレッシュ時に用いる。

第３図は２段階増幅型センスアンプに本発明を適用した
例である。本実施例のセンスアンプ部は、第１の制御信
号φａに活性化制御を受けるＭＯ５ＮＴ６３、ＭＯ５Ｐ
Ｔ６１、φａを入力とする遅延素子５０の出力信号φＣ
により活性化制御を受けるＭＯ５ＮＴ７３、ＭＯ３ＰＴ
７１により構成される第１のセンスアンプ活性化制御部
ａと、第２の制御信号φｂにより活性化制御を受けるＭ
Ｏ５ＮＴ６６、ＭＯ５ＰＴ６４、φｂを入力とする遅延
素子５１の出力信号φｄにより活性化制御な受けるＭＯ
５ＮＴ７６、ＭＯ９ＰＴ？４により構成される第２のセ
ンスアンプ活性化制御部すと、センスアンプ活性化信号
φ２、選択信号φＳを入力として前記第１、第２の制御
信号φａ、φｂを出力とするセレクタＣおよびセンスア
ンプｄより構成される。なお第１の活性化制御部ａのＴ
ｒの方が第２の活性化制御部すのそれよりも大きい。

以下第巷図に不すタイミングチャートにより説明する。

選択信号φＳにより、高速動作モードが選択されると、
第１の制御信号φａが活性化し１次増幅を行い、Ｄｌの
遅延後にφＣの活性化により２次増幅が行われる。同様
にして、低速動作モードでも２段階増幅が行われる。こ
のように本発明を適用することにより、通常動作時には
サイズの大きなＴｒにより高速でセンスができる高速動
作モードを選択し、セルフリフレッシュのようにセルデ
ータの保持時間を増加したり消費電流を低く抑えたいと
きには、センス感度を上げた低速動作モードを選択すれ
ば、高速動作と低消費電流という相反する２つの利点を
生かすことが可能となる。

［発明の効果コ 以上説明したように本発明はセルフリフレッシュ時と通
常動作時におけるセンスアンプ活性化ＴｒＯサイズ切換
をすることにより、リフレッシュ時のセンス感度を上げ
、データ保持特性の向上を行い、リフレッシュ時の電流
を低減できる効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係る回路図、第２図は
第１図の回路動作を説明するためのタイミングチャート
、第３図は本発明の第２の実施例に係る回路図、第４図
は第３図の回路動作を説明するためのタイミングチャー
ト、第５図は従来例を説明するための回路図、第６図は
第５図の回路動作を説明するためのタイミングチャート
である。 ７４・・・・・・・・・・Ｐチャンネル型ＭＯＳトラン
ジスタ、 ４、　５．　６．　１０．　１１．　３０．　３１．　
３２゜６３、　６６、　６８．　７０．　７３．　７６
・　・　φ　・　◆・・・・・Ｎチャンネル型ＭＯ５）
ランジスタ、２０．２１　　・　・ ４０．４１　　・　・ ＶＣＣ・　・　・　・ ｖＳＳ　・　・　・　・ Ａ・　・　・　・　・　・ ５０．５１　　・　・ ７、　６２．　６５゜ ７２．７５ ・容量素子、 ・抵抗素子、 ・電源レベル、 ・接地レベル、 ・スイッチ、 ・遅延素子、 ・・インバータ。

Claims (1)

【特許請求の範囲】
1. 　センスアンプの活性化制御を行う半導体メモリ装置に
   おいて、選択信号により複数のセンスアンプ制御信号を
   選択的に活性化するセレクタ回路と、センスアンプ制御
   信号により活性化制御を受ける複数のセンスアンプ活性
   化制御部を有することを特徴とする半導体メモリ装置。