JPH0262880B2 - - Google Patents
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- JPH0262880B2 JPH0262880B2 JP56009794A JP979481A JPH0262880B2 JP H0262880 B2 JPH0262880 B2 JP H0262880B2 JP 56009794 A JP56009794 A JP 56009794A JP 979481 A JP979481 A JP 979481A JP H0262880 B2 JPH0262880 B2 JP H0262880B2
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- quieting
- output
- memory
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10527—Audio or video recording; Data buffering arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【発明の詳細な説明】
本発明は音声信号をデルタ変調によりデイジタ
ル化してメモリに書込む録音装置に関するもので
ある。
ル化してメモリに書込む録音装置に関するもので
ある。
音声信号の録音手段としては磁気テープ装置が
最も一般的であり、アナログ音声信号を録音する
アナログ方式とPCM信号等に変換して録音する
デイジタル方式とが知られている。しかし、磁気
テープを一定速度で駆動する為の構成を必要とす
るので、小型化することが容易でないものであつ
た。そこで機械的可動部分がない半導体メモリ等
を用い、音声信号をデイジタル化して記録するこ
とが提案されている。その場合、デルタ変調によ
り音声信号をデイジタル化して帯域圧縮を図り、
メモリ容量を縮小し得るようにしている。
最も一般的であり、アナログ音声信号を録音する
アナログ方式とPCM信号等に変換して録音する
デイジタル方式とが知られている。しかし、磁気
テープを一定速度で駆動する為の構成を必要とす
るので、小型化することが容易でないものであつ
た。そこで機械的可動部分がない半導体メモリ等
を用い、音声信号をデイジタル化して記録するこ
とが提案されている。その場合、デルタ変調によ
り音声信号をデイジタル化して帯域圧縮を図り、
メモリ容量を縮小し得るようにしている。
デルタ変調は、各種の信号の帯域圧縮方式とし
て周知のものであり、音声信号の録音に適用した
場合は、デルタ変調出力をビツト毎のアドレス割
付けでメモリに書込むか、又は複数ビツトを１フ
レームとし、フレーム単位のアドレス割付けでメ
モリに書込むことになる。何れのアドレス割付け
に於いても、デルタ変調出力をそのままメモリに
書込むことになるから、帯域圧縮を行なつたとし
ても、メモリ容量は相当大きなものを必要とする
ことになる。
て周知のものであり、音声信号の録音に適用した
場合は、デルタ変調出力をビツト毎のアドレス割
付けでメモリに書込むか、又は複数ビツトを１フ
レームとし、フレーム単位のアドレス割付けでメ
モリに書込むことになる。何れのアドレス割付け
に於いても、デルタ変調出力をそのままメモリに
書込むことになるから、帯域圧縮を行なつたとし
ても、メモリ容量は相当大きなものを必要とする
ことになる。
本発明は、音声信号をデルタ変調によりデイジ
タル化して帯域圧縮を行なうと共に、音声の休止
期間の情報量を更に圧縮して、少ないメモリ容量
でもつて録音し得るようにすることを目的とする
ものである。以下実施例について詳細に説明す
る。
タル化して帯域圧縮を行なうと共に、音声の休止
期間の情報量を更に圧縮して、少ないメモリ容量
でもつて録音し得るようにすることを目的とする
ものである。以下実施例について詳細に説明す
る。
第１図は本発明の実施例のブロツク線図であ
り、１は録音制御回路、２はランダムアクセスメ
モリ、３はアドレス回路、４は再生制御回路であ
る。アナログ音声信号Ainは、録音制御回路１に
よりデルタ変調され、例えば８ビツトのデータ
D0〜D7を１フレームとしてメモリ２に加え、ア
ドレスカウントパルスADをアドレス回路３内の
カウンタでカウントし、そのカウント内容に従つ
たアドレス信号A1〜Amをメモリ２に加え、書込
パルスＷのタイミングでフレーム単位の書込みを
行なうものである。
り、１は録音制御回路、２はランダムアクセスメ
モリ、３はアドレス回路、４は再生制御回路であ
る。アナログ音声信号Ainは、録音制御回路１に
よりデルタ変調され、例えば８ビツトのデータ
D0〜D7を１フレームとしてメモリ２に加え、ア
ドレスカウントパルスADをアドレス回路３内の
カウンタでカウントし、そのカウント内容に従つ
たアドレス信号A1〜Amをメモリ２に加え、書込
パルスＷのタイミングでフレーム単位の書込みを
行なうものである。
音声再生の場合は、再生制御回路４からのアド
レスカウントパルスAD′をアドレス回路３内のカ
ウンタでカウントし、そのカウント内容に従つた
アドレス信号A1〜Amをメモリ２に加え、読出パ
ルスＲのタイミング単位のデータD0〜D7を読出
し、直列データに変換た後復調してアナログの音
声信号Aoutを出力するものである。
レスカウントパルスAD′をアドレス回路３内のカ
ウンタでカウントし、そのカウント内容に従つた
アドレス信号A1〜Amをメモリ２に加え、読出パ
ルスＲのタイミング単位のデータD0〜D7を読出
し、直列データに変換た後復調してアナログの音
声信号Aoutを出力するものである。
第２図は本発明の原理説明図であり、音声の休
止期間では、デルタ変調出力は“010101……”の
連続パターンとなるので、８ビツトを１フレーム
としたとき、“01010101”又は“10101010”のパ
ターンとなる。即ち、音声の休止期間、無音状態
は振動がない状態であり、信号波形で考えると、
信号波形に変動のない、一定値のまま変らない状
態である。尚、通常無音状態では信号レベルの絶
対値が０となるが、増幅回路等の関係で出力にバ
イアスがかかつている状態では信号レベルの絶対
値は０以外となる場合もあるが、どちらにせよ無
音状態は信号波形に変動がない状態である。従つ
て、信号レベルの前回値と今回値の相対的な差に
より符号を決定するデルタ変調では出力が
“10101010”又は01010101”となる。このような
パターンを以下クワイエツテイングパターンと称
す。第２図ａは単にデルタ変調出力を矢印方向の
アドレス割付けによりフレーム単位で書込みを行
なつた場合を示し、クワイエツテイングパターン
以外はパターン表示を省略している。
止期間では、デルタ変調出力は“010101……”の
連続パターンとなるので、８ビツトを１フレーム
としたとき、“01010101”又は“10101010”のパ
ターンとなる。即ち、音声の休止期間、無音状態
は振動がない状態であり、信号波形で考えると、
信号波形に変動のない、一定値のまま変らない状
態である。尚、通常無音状態では信号レベルの絶
対値が０となるが、増幅回路等の関係で出力にバ
イアスがかかつている状態では信号レベルの絶対
値は０以外となる場合もあるが、どちらにせよ無
音状態は信号波形に変動がない状態である。従つ
て、信号レベルの前回値と今回値の相対的な差に
より符号を決定するデルタ変調では出力が
“10101010”又は01010101”となる。このような
パターンを以下クワイエツテイングパターンと称
す。第２図ａは単にデルタ変調出力を矢印方向の
アドレス割付けによりフレーム単位で書込みを行
なつた場合を示し、クワイエツテイングパターン
以外はパターン表示を省略している。
本発明に於いては、１フレームのみがクワイエ
ツテイングパターンで、その前後のフレームがク
ワイエツテイングパターンでないときは、デルタ
変調出力が“01010101”又は“10101010”の何れ
の場合も、“01010101”のパターンとして書込み、
２フレーム以上連続したクワイエツテイングパタ
ーンの場合は“10101010”のパターンと８ビツト
によるフレーム数とを書込むものである。 尚、
１フレームのみがクワイエツテイングパターンの
時に“10101010”と書込み、２フレーム以上連続
たクワイエツテイングパターンの時に“0101010”
と書込むように構成してもよい。又フレーム数が
256以上の場合は、再度“10101010”のパターン
とフレーム数とを書込むもので、第２図ａに示す
１フレームのクワイエツテイングパターン及び
300フレームのクワイエツテイングパターンは第
２図ｂに示すように書込まれることになる。即ち
300フレーム連続のクワイエツテイングパターン
については、第２図ａでは2400ビツト分必要とす
るが、第２図ｂでは４バイト＝32ビツト分で済む
ことになり、メモリの所要容量を著しく削減し得
ることになる。
ツテイングパターンで、その前後のフレームがク
ワイエツテイングパターンでないときは、デルタ
変調出力が“01010101”又は“10101010”の何れ
の場合も、“01010101”のパターンとして書込み、
２フレーム以上連続したクワイエツテイングパタ
ーンの場合は“10101010”のパターンと８ビツト
によるフレーム数とを書込むものである。 尚、
１フレームのみがクワイエツテイングパターンの
時に“10101010”と書込み、２フレーム以上連続
たクワイエツテイングパターンの時に“0101010”
と書込むように構成してもよい。又フレーム数が
256以上の場合は、再度“10101010”のパターン
とフレーム数とを書込むもので、第２図ａに示す
１フレームのクワイエツテイングパターン及び
300フレームのクワイエツテイングパターンは第
２図ｂに示すように書込まれることになる。即ち
300フレーム連続のクワイエツテイングパターン
については、第２図ａでは2400ビツト分必要とす
るが、第２図ｂでは４バイト＝32ビツト分で済む
ことになり、メモリの所要容量を著しく削減し得
ることになる。
なお実際のクワイエツテイングパターンが
“01010101”であつたとき、“10101010”のパター
ンでメモリ２に書込んだ場合、再生時にクワイエ
ツテイングパターンの前後の他のフレームとの継
ぎの部分で１ビツト分の誤差雑音を生じることに
なるが、実際の再生音声には殆んど問題とならな
いことが確認された。
“01010101”であつたとき、“10101010”のパター
ンでメモリ２に書込んだ場合、再生時にクワイエ
ツテイングパターンの前後の他のフレームとの継
ぎの部分で１ビツト分の誤差雑音を生じることに
なるが、実際の再生音声には殆んど問題とならな
いことが確認された。
第３図は本発明の実施例の録音制御回路のブロ
ツク線図であり、MODは入力音声信号Ainをデ
イジタル化するデルタ変調回路、Ｓ１は変調出力
Ｍを順次シフトする例えば16ビツトのシフトレジ
スタ、QD0，QD1はシフトレジスタSR１の８ビ
ツトの並列出力S0〜S1，V0〜V7をそれぞれ入力
されてクワイエツテイングパターンを検出するク
ワイエツテイングパターン検出回路、CGは基本
クロツクパルスφ0を発生するクロツク発生回路、
TPGはクロツクパルスφ1及びタイミングパルス
T0〜T3を出力するタイミングパルス発生回路、
CNT１はカウンタ、DEC１はカウンタ、DNT１
の出力X0〜X7をデコーダ、FF１はフリツプフロ
ツプ、MPXはマルチプレクサ、Ｇ１〜Ｇ１４は
ゲート回路でＧ１，Ｇ３，Ｇ１４はインバータ回
路、Ｇ２，Ｇ５〜Ｇ７，Ｇ１１〜Ｇ１３はアンド
ゲート回路、Ｇ４，Ｇ９，Ｇ１０はオアゲート回
路、Ｇ８はノアゲート回路である。
ツク線図であり、MODは入力音声信号Ainをデ
イジタル化するデルタ変調回路、Ｓ１は変調出力
Ｍを順次シフトする例えば16ビツトのシフトレジ
スタ、QD0，QD1はシフトレジスタSR１の８ビ
ツトの並列出力S0〜S1，V0〜V7をそれぞれ入力
されてクワイエツテイングパターンを検出するク
ワイエツテイングパターン検出回路、CGは基本
クロツクパルスφ0を発生するクロツク発生回路、
TPGはクロツクパルスφ1及びタイミングパルス
T0〜T3を出力するタイミングパルス発生回路、
CNT１はカウンタ、DEC１はカウンタ、DNT１
の出力X0〜X7をデコーダ、FF１はフリツプフロ
ツプ、MPXはマルチプレクサ、Ｇ１〜Ｇ１４は
ゲート回路でＧ１，Ｇ３，Ｇ１４はインバータ回
路、Ｇ２，Ｇ５〜Ｇ７，Ｇ１１〜Ｇ１３はアンド
ゲート回路、Ｇ４，Ｇ９，Ｇ１０はオアゲート回
路、Ｇ８はノアゲート回路である。
デルタ変調回路MODはゲート回路Ｇ１により
反転されたクロツクパルスφ1に従つて音声信号
Ainのデルタ変調を行ない、変調出力Ｍはクロツ
クパルスφ1に従つてシフトレジスタSR１にシフ
トされる。クワイエツテイングパターン検出回路
QD0，QD1はシフトレジスタSR１の並列出力S0
〜S7，V0〜V1がクワイエツテイングパターンの
とき、検出出力QP0，QP1を“１”とする。
反転されたクロツクパルスφ1に従つて音声信号
Ainのデルタ変調を行ない、変調出力Ｍはクロツ
クパルスφ1に従つてシフトレジスタSR１にシフ
トされる。クワイエツテイングパターン検出回路
QD0，QD1はシフトレジスタSR１の並列出力S0
〜S7，V0〜V1がクワイエツテイングパターンの
とき、検出出力QP0，QP1を“１”とする。
カウンタCNT１は例えば８ビツトのバイナリ
カウンタであつて、ゲート回路Ｇ２の出力をカウ
ントし、カウント出力X0〜X7をデコーダDEC１
及びマルチプレクサMPXに加える。又ゲート回
路Ｇ５の出力によつてカウント内容がクリヤされ
る。マルチプレクサMPXはシフトレジスタSR１
の並列出力V0〜V7とカウンタCNT１のカウント
出力X0〜X7とを、制御信号Ａ，Ｂ，Ｃに応じて
選択制御して、メモリ２に書込むデータD0〜D7
を出力するものである。
カウンタであつて、ゲート回路Ｇ２の出力をカウ
ントし、カウント出力X0〜X7をデコーダDEC１
及びマルチプレクサMPXに加える。又ゲート回
路Ｇ５の出力によつてカウント内容がクリヤされ
る。マルチプレクサMPXはシフトレジスタSR１
の並列出力V0〜V7とカウンタCNT１のカウント
出力X0〜X7とを、制御信号Ａ，Ｂ，Ｃに応じて
選択制御して、メモリ２に書込むデータD0〜D7
を出力するものである。
フリツプフロツプFF１は外部のリセツト信号
RSTによつてリセツトされ、検出出力QP1が
“１”から“０”になることによりセツトされる
もので、出力端子Ｑが“１”になり、ゲート回路
Ｇ６，Ｇ７，Ｇ９，Ｇ１４の少なくとも何れか一
つの出力が“１”となると、ゲート回路Ｇ１１の
出力が“１”となり、タイミングパルスT1はゲ
ート回路Ｇ１２を介してアドレスカウントパルス
ADとしてアドレス回路３に加えられ、タイミン
グパルスT2はゲート回路Ｇ１３を介して書込パ
ルスＷとしてメモリ２に加えられる。
RSTによつてリセツトされ、検出出力QP1が
“１”から“０”になることによりセツトされる
もので、出力端子Ｑが“１”になり、ゲート回路
Ｇ６，Ｇ７，Ｇ９，Ｇ１４の少なくとも何れか一
つの出力が“１”となると、ゲート回路Ｇ１１の
出力が“１”となり、タイミングパルスT1はゲ
ート回路Ｇ１２を介してアドレスカウントパルス
ADとしてアドレス回路３に加えられ、タイミン
グパルスT2はゲート回路Ｇ１３を介して書込パ
ルスＷとしてメモリ２に加えられる。
第４図はタイミングパルス発生回路TPGの一
例のブロツク線図であり、基本クロツクφ0をカ
ウントするカウンタCNT２は、例えば５ビツト
のバイナリカウンタであつて、出力端子Q0〜Q4
の出力アンドゲート回路Ｇ２０〜Ｇ２３、ノアゲ
ート回路Ｇ２４、インバータＧ２５，Ｇ２６とに
より、クロツクφ1及びタイミングパルスT0〜T3
は次の論理式に従つたものとなる。
例のブロツク線図であり、基本クロツクφ0をカ
ウントするカウンタCNT２は、例えば５ビツト
のバイナリカウンタであつて、出力端子Q0〜Q4
の出力アンドゲート回路Ｇ２０〜Ｇ２３、ノアゲ
ート回路Ｇ２４、インバータＧ２５，Ｇ２６とに
より、クロツクφ1及びタイミングパルスT0〜T3
は次の論理式に従つたものとなる。
φ1＝0 ……(1)
T0＝φ0・0・1・2・3・4
＝φ0・0・1＋2＋3＋4 ……(2)
T1＝0・0・1・2・3・4
＝0・0・1＋2＋3＋4 ……(3)
T2＝φ0・Q0・1・2・3・4
＝φ0・Q0・1＋2＋3＋4 ……(4)
T3＝0・Q0・1・2・3・4
0・Q0・1＋2＋3＋4 ……(5)
第５図は前述の基本クロツクφ0，クロツクφ1
及びタイミングパルスT0〜T3の波形の一例を示
すものであり、基本クロツクφ0の２周期内で順
次タイミングパルスT0〜T3が発生し、各タイミ
ングパルスT0〜T3の周期は、基本クロツクφ0の
32周期に相当したものとなる。
及びタイミングパルスT0〜T3の波形の一例を示
すものであり、基本クロツクφ0の２周期内で順
次タイミングパルスT0〜T3が発生し、各タイミ
ングパルスT0〜T3の周期は、基本クロツクφ0の
32周期に相当したものとなる。
第６図はクワイエツテイングパターン検出回路
QD0，QD1のブロツク線図であり、ノアゲート回
路Ｇ３１，Ｇ３３、アンドゲート回路Ｇ３２，Ｇ
３４〜Ｇ３６、オアゲート回路Ｓ３７により構成
されている。従つてシフトレジスタSR１の並列
出力S0〜S7，V0〜V7が“01010101”の場合ノア
ゲート回路Ｇ３１とアンドゲート回路Ｇ３２との
出力が“１”になり、検出出力QP0，QP1は
“１”となる。又“10101010”の場合はノアゲー
ト回路Ｇ３３とアンドゲート回路Ｇ３４との出力
が“１”となり、検出出力QP0，QP1は“１”と
なる。
QD0，QD1のブロツク線図であり、ノアゲート回
路Ｇ３１，Ｇ３３、アンドゲート回路Ｇ３２，Ｇ
３４〜Ｇ３６、オアゲート回路Ｓ３７により構成
されている。従つてシフトレジスタSR１の並列
出力S0〜S7，V0〜V7が“01010101”の場合ノア
ゲート回路Ｇ３１とアンドゲート回路Ｇ３２との
出力が“１”になり、検出出力QP0，QP1は
“１”となる。又“10101010”の場合はノアゲー
ト回路Ｇ３３とアンドゲート回路Ｇ３４との出力
が“１”となり、検出出力QP0，QP1は“１”と
なる。
第７図はデコーダDEC１のブロツク線図であ
り、アンドゲート回路Ｇ４１，Ｇ４３、オアゲー
ト回路Ｇ４２、ノアゲート回路Ｇ４４及びインバ
ータＧ４５から構成され、カウンタCNT１の出
力X0〜X7がオール“１”になると、端子(F)は
“１”となり、オール“０”のときは端子（０）
が“１”となる。又出力X0〜X7が１を示すとき、
即ちX0＝“１”，X1〜X7＝“０”のとき端子(1)は
“１”となる。
り、アンドゲート回路Ｇ４１，Ｇ４３、オアゲー
ト回路Ｇ４２、ノアゲート回路Ｇ４４及びインバ
ータＧ４５から構成され、カウンタCNT１の出
力X0〜X7がオール“１”になると、端子(F)は
“１”となり、オール“０”のときは端子（０）
が“１”となる。又出力X0〜X7が１を示すとき、
即ちX0＝“１”，X1〜X7＝“０”のとき端子(1)は
“１”となる。
第８図はマルチプレクサMPXのブロツク線図
であり、シフトレジスタSR１の並列出力V0〜V7
及びカウンタCNT１の出力X0〜X7の各ビツトが
入力される端子ｕ，ｘと、制御信号Ａ，Ｂ，Ｃが
入力される端子ａ，ｂ，ｃと出力端子ｄとを有す
る選択部PS0〜PS7から構成され、各選択部PS0
〜PS7は第９図に示すように、アンドゲート回路
Ｇ５１，Ｇ５２、ノアゲート回路Ｇ５４，Ｇ５
５、オアゲート回路Ｇ５６及びインバータＧ５３
から構成されている。各選択部PS0〜PS7の出力
はメモリ２への書込データD0〜D7となる。
であり、シフトレジスタSR１の並列出力V0〜V7
及びカウンタCNT１の出力X0〜X7の各ビツトが
入力される端子ｕ，ｘと、制御信号Ａ，Ｂ，Ｃが
入力される端子ａ，ｂ，ｃと出力端子ｄとを有す
る選択部PS0〜PS7から構成され、各選択部PS0
〜PS7は第９図に示すように、アンドゲート回路
Ｇ５１，Ｇ５２、ノアゲート回路Ｇ５４，Ｇ５
５、オアゲート回路Ｇ５６及びインバータＧ５３
から構成されている。各選択部PS0〜PS7の出力
はメモリ２への書込データD0〜D7となる。
次に第１０図及び第１１図のタイムチヤートに
従つて動作を説明する。基本クロツクφ0により
クロツクφ1及びタイミングパルスT0〜T3がタイ
ミングパルス発生回路TPGから第４図及び第５
図について説明したように出力される。初期状態
では音声信号Ainは零であり、又フリツプフロツ
プFF１はリセツト信号が“０”であるので
リセツト状態で、出力端子Ｑからのスタート信号
QSTは“０”である。
従つて動作を説明する。基本クロツクφ0により
クロツクφ1及びタイミングパルスT0〜T3がタイ
ミングパルス発生回路TPGから第４図及び第５
図について説明したように出力される。初期状態
では音声信号Ainは零であり、又フリツプフロツ
プFF１はリセツト信号が“０”であるので
リセツト状態で、出力端子Ｑからのスタート信号
QSTは“０”である。
タイミングｔ１でリセツト信号を“１”
としたとき、音声信号Ainが未だ零であると、デ
ルタ変調回路MODの変調出力Ｍは“１”と
“０”との繰返しパターンとなり、シフトレジス
タSR１の並列出力S0〜S7，V0〜V7が加えられる
クワイエツテイングパターン検出回路QD0，QD1
の検出出力QP0，QP1は“１”であり、フリツプ
フロツプFF１はセツトされない。従つてスター
ト信号QSTは“０”でゲート回路Ｇ１１〜Ｇ１
３は閉じられているので、アドレスカウントパル
スAD及び書込パルスＷは出力されない。即ちメ
モリ２の書込動作は開始されない。
としたとき、音声信号Ainが未だ零であると、デ
ルタ変調回路MODの変調出力Ｍは“１”と
“０”との繰返しパターンとなり、シフトレジス
タSR１の並列出力S0〜S7，V0〜V7が加えられる
クワイエツテイングパターン検出回路QD0，QD1
の検出出力QP0，QP1は“１”であり、フリツプ
フロツプFF１はセツトされない。従つてスター
ト信号QSTは“０”でゲート回路Ｇ１１〜Ｇ１
３は閉じられているので、アドレスカウントパル
スAD及び書込パルスＷは出力されない。即ちメ
モリ２の書込動作は開始されない。
音声信号Ainが入力されると、変調出力Ｍはク
ワイエツテイングパターンでなくなるので、例え
ばタイミングｔ２に於いてクワイエツテイングパ
ターン検出回路QD0の検出回路QP0が“０”にな
る。それによつてゲート回路Ｇ５にはゲート回路
Ｇ３，Ｇ４を介して“１”が入力され、又ゲート
回路Ｇ６にはゲート回路Ｇ３を介して“１”が入
力される。ノアゲート回路Ｇ８にはデコーダ
DEC１の端子（０），(1)の出力と検出出力QP0と
が加えられるので、それが総て“０”のとき出力
が“１”となり、制御信号Ｃとなる。従つてタイ
ミングｔ３に於いて制御信号Ｃが“１”となり、
タイミングｔ４に於いて“０”となる。又、この
タイミングｔ４に於いてタイミングパルスT3が
ゲート回路Ｇ５を介してカウンタCNT１のクリ
ヤ信号として加えられ、カウンタCNT１はクリ
ヤされて出力X0〜X7はオール“０”となる。
ワイエツテイングパターンでなくなるので、例え
ばタイミングｔ２に於いてクワイエツテイングパ
ターン検出回路QD0の検出回路QP0が“０”にな
る。それによつてゲート回路Ｇ５にはゲート回路
Ｇ３，Ｇ４を介して“１”が入力され、又ゲート
回路Ｇ６にはゲート回路Ｇ３を介して“１”が入
力される。ノアゲート回路Ｇ８にはデコーダ
DEC１の端子（０），(1)の出力と検出出力QP0と
が加えられるので、それが総て“０”のとき出力
が“１”となり、制御信号Ｃとなる。従つてタイ
ミングｔ３に於いて制御信号Ｃが“１”となり、
タイミングｔ４に於いて“０”となる。又、この
タイミングｔ４に於いてタイミングパルスT3が
ゲート回路Ｇ５を介してカウンタCNT１のクリ
ヤ信号として加えられ、カウンタCNT１はクリ
ヤされて出力X0〜X7はオール“０”となる。
クワイエツテイングパターンでないパターンが
シフトレジスタSR１によりシフトされ、クワイ
エツテイングパターン検出回路QD1に加えられ
て、タイミングｔ５に於いて検出出力QP1は
“０”となる。これによつてフリツプフロツプFF
１がセツトされ、スタート信号QSTは“１”と
からなら、ゲート回路Ｇ１１〜Ｇ１３が開かれ、
タイミングパルスT1はアドレスカウントパルス
AD、タイミングパルスT2は書込パルスＷとして
出力され、メモリ２へデータD0〜D7を書込む動
作が開始される。
シフトレジスタSR１によりシフトされ、クワイ
エツテイングパターン検出回路QD1に加えられ
て、タイミングｔ５に於いて検出出力QP1は
“０”となる。これによつてフリツプフロツプFF
１がセツトされ、スタート信号QSTは“１”と
からなら、ゲート回路Ｇ１１〜Ｇ１３が開かれ、
タイミングパルスT1はアドレスカウントパルス
AD、タイミングパルスT2は書込パルスＷとして
出力され、メモリ２へデータD0〜D7を書込む動
作が開始される。
QP0＝“０”，X0〜X7＝“０”であるから、デコ
ーダDEC１の端子では、(F)＝“０”，(1)＝“０”，
（０）＝“１”となり、制御信号はＡ，Ｂ，Ｃ＝
“０”となる。従つてマルチプレクサMPXではシ
フトレジスタSP１の並列出力V0〜V7が書込デー
タD0〜D7として出力され、タイミングt6にタイ
ミングパルスT1、タイミングｔ７にタイミング
パルスT2がゲート回路Ｇ１２，Ｇ１３からアド
レスカウントパルスAD及び書込パルスＷとして
出力され、メモリ２の書込みが行なわれる。次の
タイミングｔ８，ｔ９に於いても同様であり、ク
ワイエツテイングパターンの検出がなければ１フ
レーム周期でアドレスカウントパルスAD及び書
込パルスＷが出力され、８ビツトのデータD0〜
D7がメモリ２に書込まれる。
ーダDEC１の端子では、(F)＝“０”，(1)＝“０”，
（０）＝“１”となり、制御信号はＡ，Ｂ，Ｃ＝
“０”となる。従つてマルチプレクサMPXではシ
フトレジスタSP１の並列出力V0〜V7が書込デー
タD0〜D7として出力され、タイミングt6にタイ
ミングパルスT1、タイミングｔ７にタイミング
パルスT2がゲート回路Ｇ１２，Ｇ１３からアド
レスカウントパルスAD及び書込パルスＷとして
出力され、メモリ２の書込みが行なわれる。次の
タイミングｔ８，ｔ９に於いても同様であり、ク
ワイエツテイングパターンの検出がなければ１フ
レーム周期でアドレスカウントパルスAD及び書
込パルスＷが出力され、８ビツトのデータD0〜
D7がメモリ２に書込まれる。
クワイエツテイングパターンが１フレームの場
合は、検出出力QP0が“１”になつた後、“０”
となり、次に検出出力QP1が“１”になる。検出
出力QP1が“１”になるとタイミングパルスT0
がゲート回路Ｇ２を介してカウンタCNT１に加
えられてカウントアツプする。従つてデコーダ
DEC１の端子(1)が“１”となる。このとき検出
出力QP0は既に“０”となつているので、タイミ
ングｔ１０〜ｔ１１間の制御信号Ａのみが“１”
となる。
合は、検出出力QP0が“１”になつた後、“０”
となり、次に検出出力QP1が“１”になる。検出
出力QP1が“１”になるとタイミングパルスT0
がゲート回路Ｇ２を介してカウンタCNT１に加
えられてカウントアツプする。従つてデコーダ
DEC１の端子(1)が“１”となる。このとき検出
出力QP0は既に“０”となつているので、タイミ
ングｔ１０〜ｔ１１間の制御信号Ａのみが“１”
となる。
マルチプレクサMPXは第８図に示すように選
択部PS0〜PS7により構成され、端子ａ，ｂに交
互に制御信号Ａ，Ｂが加えられるので、データ
D0〜D7は強制的に“01010101”となる。又カウ
ンタCNT１はタイミングｔ１１のタイミングパ
ルスT3によりクリヤされる。
択部PS0〜PS7により構成され、端子ａ，ｂに交
互に制御信号Ａ，Ｂが加えられるので、データ
D0〜D7は強制的に“01010101”となる。又カウ
ンタCNT１はタイミングｔ１１のタイミングパ
ルスT3によりクリヤされる。
クワイエツテイングパターンが複数フレーム連
続の場合は、第１１図に示すように、検出出力
QP0が“１”になり、次にタイミングｔ１２に於
いて検出出力QP1が“１”になり、カウンタ
CNT１はタイミングパルスT0をカウントする。
カウンタCNT１のカウント内容が１のときデコ
ーダDEC１の端子(1)のみ“１”となり、このと
き検出出力QP0は“１”であるから制御信号Ｂの
み“１”となる。従つてマルチプレクサMPXで
はデータD0〜D7を強制的に“10101010”として
出力し、次のタイミングパルスT1をアドレスカ
ウントパルスAD、タイミングパルスT2を書込パ
ルスＷとして出力するので、メモリ２には
“10101010”が書込まれる。
続の場合は、第１１図に示すように、検出出力
QP0が“１”になり、次にタイミングｔ１２に於
いて検出出力QP1が“１”になり、カウンタ
CNT１はタイミングパルスT0をカウントする。
カウンタCNT１のカウント内容が１のときデコ
ーダDEC１の端子(1)のみ“１”となり、このと
き検出出力QP0は“１”であるから制御信号Ｂの
み“１”となる。従つてマルチプレクサMPXで
はデータD0〜D7を強制的に“10101010”として
出力し、次のタイミングパルスT1をアドレスカ
ウントパルスAD、タイミングパルスT2を書込パ
ルスＷとして出力するので、メモリ２には
“10101010”が書込まれる。
カウンタCNT１のタイミングパルスT0のカウ
ントアツプによりカウント内容が２以上となる
と、デコーダDEC１の端子（０），(1)，(F)は総て
“０”となり、検出出力QP0，QP1が“１”であ
ることによりオアゲート回路Ｇ１０の出力は
“０”となつて、ゲート回路Ｇ１２，Ｇ１３は閉
じられ、アドレスカウントパルスAD及びパルス
Ｗは出力されないものとなる。
ントアツプによりカウント内容が２以上となる
と、デコーダDEC１の端子（０），(1)，(F)は総て
“０”となり、検出出力QP0，QP1が“１”であ
ることによりオアゲート回路Ｇ１０の出力は
“０”となつて、ゲート回路Ｇ１２，Ｇ１３は閉
じられ、アドレスカウントパルスAD及びパルス
Ｗは出力されないものとなる。
カウンタCNT１のカウント内容が255即ち出力
X0〜X7がオール“１”になると、デコーダDEC
１の端子(F)が“１”となり、制御信号Ｃが“１”
となる。即ちタイミングｔ１３の場合を示し、オ
アゲート回路Ｇ１０の出力も、“１”となるので、
アドレスカウントパルスAD及び書込パルスＷも
出力され、マルチプレクサMPXでは制御信号が
Ａ＝“０”，Ｂ＝“０”，Ｃ＝“１”であることによ
り、カウンタCNT１の出力X0〜X7を選択してデ
ータD0〜D7とするので、第２図ｂについて説明
したように、“10101010”の次に“11111111”が
メモリ２に書込まれることになる。そしてタイミ
ングｔ１４に於けるタイミングパルスT3により
カウンタCNT１はクリアされる。
X0〜X7がオール“１”になると、デコーダDEC
１の端子(F)が“１”となり、制御信号Ｃが“１”
となる。即ちタイミングｔ１３の場合を示し、オ
アゲート回路Ｇ１０の出力も、“１”となるので、
アドレスカウントパルスAD及び書込パルスＷも
出力され、マルチプレクサMPXでは制御信号が
Ａ＝“０”，Ｂ＝“０”，Ｃ＝“１”であることによ
り、カウンタCNT１の出力X0〜X7を選択してデ
ータD0〜D7とするので、第２図ｂについて説明
したように、“10101010”の次に“11111111”が
メモリ２に書込まれることになる。そしてタイミ
ングｔ１４に於けるタイミングパルスT3により
カウンタCNT１はクリアされる。
クワイエツテイングパターンが更に継続する
と、カウンタCNT１は再びタイミングパルスT0
をカウントし、カウント内容が“１”のとき、前
述と同様にして“10101010”のデータD0〜D7が
メモリ２に書込まれる。カウント内容が２５５に
なる前にクワイエツテイングパターン以外のパタ
ーンとなると、検出出力QP0は例えばタイミング
ｔ１５に於いて、“０”となる。それによつてノ
アゲート回路Ｇ８の出力が“１”となるので、ア
ドレスカウントパルスADと書込パルスＷとが出
力される。又マルチプレクサMPXではカウンタ
CNT１の出力X0〜X7をデータD0〜D7として出
力するので、メモリ２にはタイミングｔ１６のタ
イミングパルスT2による書込パルスＷによつて
カウンタCNT１のカウント内容が書込まれ、タ
イミングｔ１７のタイミングパルスT3によりカ
ウンタCNT１はクリヤされる。それ以後クワイ
エツテイングパターン以外のパターンがメモリ２
に書込まれる。
と、カウンタCNT１は再びタイミングパルスT0
をカウントし、カウント内容が“１”のとき、前
述と同様にして“10101010”のデータD0〜D7が
メモリ２に書込まれる。カウント内容が２５５に
なる前にクワイエツテイングパターン以外のパタ
ーンとなると、検出出力QP0は例えばタイミング
ｔ１５に於いて、“０”となる。それによつてノ
アゲート回路Ｇ８の出力が“１”となるので、ア
ドレスカウントパルスADと書込パルスＷとが出
力される。又マルチプレクサMPXではカウンタ
CNT１の出力X0〜X7をデータD0〜D7として出
力するので、メモリ２にはタイミングｔ１６のタ
イミングパルスT2による書込パルスＷによつて
カウンタCNT１のカウント内容が書込まれ、タ
イミングｔ１７のタイミングパルスT3によりカ
ウンタCNT１はクリヤされる。それ以後クワイ
エツテイングパターン以外のパターンがメモリ２
に書込まれる。
タイミングｔ１８に於いてリセツト信号
を“０”とすると、フリツプフロツプＦ１はリセ
ツトされ、スタート信号QSTは“０”となるの
で、録音停止となる。
を“０”とすると、フリツプフロツプＦ１はリセ
ツトされ、スタート信号QSTは“０”となるの
で、録音停止となる。
前述の動作により第２図ｂについて説明したよ
うに、音声の休止期間の情報を圧縮して記録する
ことができることになる。
うに、音声の休止期間の情報を圧縮して記録する
ことができることになる。
メモリ２から読出して音声再生を行う場合は、
１フレームのクワイエツテイングパターンについ
ては、音声信号Aoutを０とするだけで、再生制
御回路４はアドレスカウントパルスAD′を順次ア
ドレス回路３に加えてメモリ２のアドレスを歩進
すれば良く、複数フレームのクワイエツテイング
パターンについては、“10101010”のパターンを
検出した後、次のフレーム数をデコードしてその
フレーム数の期間アドレスカウントAD′の出力を
中止し、且つその期間の音声信号Aoutを０とす
れば良いことになる。
１フレームのクワイエツテイングパターンについ
ては、音声信号Aoutを０とするだけで、再生制
御回路４はアドレスカウントパルスAD′を順次ア
ドレス回路３に加えてメモリ２のアドレスを歩進
すれば良く、複数フレームのクワイエツテイング
パターンについては、“10101010”のパターンを
検出した後、次のフレーム数をデコードしてその
フレーム数の期間アドレスカウントAD′の出力を
中止し、且つその期間の音声信号Aoutを０とす
れば良いことになる。
以上説明したように、本発明は、音声の休止期
間に相当するデルタ変調信号即ちクワイエツテイ
ングパターンを検出する検出回路QD0，QD1等の
検出手段と、検出信号QP1の期間を計数するカウ
ンタCNT１等の計数手段と、クワイエツテイン
グパターンを単独フレームが連続フレームか等に
応じて特定のパターンとし、このパターンと計数
内容とをマルチプレクサMPX等を介してメモリ
２に書込む手段とを備えたものであり、デルタ変
調による録音情報量の圧縮と、更に音声に休止期
間の情報量の圧縮とにより、メモリ２の所要容量
を少なくすることができるものである。又従来と
同一容量のメモリを用いれば、従来例に比較して
長時間の録音を可能とすることができる利点があ
る。
間に相当するデルタ変調信号即ちクワイエツテイ
ングパターンを検出する検出回路QD0，QD1等の
検出手段と、検出信号QP1の期間を計数するカウ
ンタCNT１等の計数手段と、クワイエツテイン
グパターンを単独フレームが連続フレームか等に
応じて特定のパターンとし、このパターンと計数
内容とをマルチプレクサMPX等を介してメモリ
２に書込む手段とを備えたものであり、デルタ変
調による録音情報量の圧縮と、更に音声に休止期
間の情報量の圧縮とにより、メモリ２の所要容量
を少なくすることができるものである。又従来と
同一容量のメモリを用いれば、従来例に比較して
長時間の録音を可能とすることができる利点があ
る。
又フレーム単位で処理することにより、音声の
休止期間が短い場合と長い場合との識別を容易に
することができると共に、通常のデイジタル処理
回路の構成を採用し、経済的な構成とすることが
できる。
休止期間が短い場合と長い場合との識別を容易に
することができると共に、通常のデイジタル処理
回路の構成を採用し、経済的な構成とすることが
できる。
なお本発明は前述の実施例にのみ限定されるも
のではなく、論理構成等種々付加変更し得ること
は勿論である。
のではなく、論理構成等種々付加変更し得ること
は勿論である。
第１図は本発明の実施例のブロツク線図、第２
図は本発明の原理説明図、第３図は本発明の実施
例の録音制御回路のブロツク線図、第４図はタイ
ミング発生回路の一例のブロツク線図、第５図は
第４図の動作説明図、第６図はクワイエツテイン
グパターン検出回路の一例のブロツク線図、第７
図はデコーダの一例のブロツク線図、第８図はマ
ルチプレクサの一例のブロツク線図、第９図はマ
ルチプレクサを構成する選択部の一例のブロツク
線図、第１０図及び第１１図は動作説明用のタイ
ムチヤートである。 １は録音制御回路、２はメモリ、３はアドレス
回路、４は再生制御回路、Ainは入力音声信号、
Aoutは出力音声信号、D0〜D7はデータ、AD，
AD′はアドレスカウントパルス、Ｗは書込パル
ス、Ｒは読出パルス、MODはデルタ変調回路、
TPGはタイミングパルス発生回路、SR１はシフ
トレジスタ、QD0〜QD1はクワイエツテイングパ
ターン検出回路、CNT１はカウンタ、DEC１は
デコーダ、FF１はフリツプフロツプ、MPXはマ
ルチプレクサである。
図は本発明の原理説明図、第３図は本発明の実施
例の録音制御回路のブロツク線図、第４図はタイ
ミング発生回路の一例のブロツク線図、第５図は
第４図の動作説明図、第６図はクワイエツテイン
グパターン検出回路の一例のブロツク線図、第７
図はデコーダの一例のブロツク線図、第８図はマ
ルチプレクサの一例のブロツク線図、第９図はマ
ルチプレクサを構成する選択部の一例のブロツク
線図、第１０図及び第１１図は動作説明用のタイ
ムチヤートである。 １は録音制御回路、２はメモリ、３はアドレス
回路、４は再生制御回路、Ainは入力音声信号、
Aoutは出力音声信号、D0〜D7はデータ、AD，
AD′はアドレスカウントパルス、Ｗは書込パル
ス、Ｒは読出パルス、MODはデルタ変調回路、
TPGはタイミングパルス発生回路、SR１はシフ
トレジスタ、QD0〜QD1はクワイエツテイングパ
ターン検出回路、CNT１はカウンタ、DEC１は
デコーダ、FF１はフリツプフロツプ、MPXはマ
ルチプレクサである。
Claims (1)
- 【特許請求の範囲】 １ 音声信号をデルタ変調により“１”、“０”の
２値信号にデイジタル化してメモリに書込む録音
装置において、 デルタ変調信号の音声の休止期間に相当する
“１”、“０”繰り返し信号で“１”から始まる第
１クワイエツテイングパターンと“０”から始ま
る第２クワイエツテイングパターンをフレーム単
位で検出する検出手段、該検出手段による検出フ
レーム数を計数する計数手段、前記検出手段によ
り検出されたフレームが単独フレームの時前記第
１または第２クワイエツテイングパターンの一方
に変換して前記メモリにフレーム単位で書込み、
前記検出手段により検出されたフレームが連続フ
レームの時単独フレームの時と逆のクワイエツテ
イングパターンに変換し、前記連続フレームにつ
いて前記計数手段の計数内容を該クワイエツテイ
ングパターンと共に前記メモリにフレーム単位で
書込む手段とを備えたことを特徴とする録音装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56009794A JPS57123446A (en) | 1981-01-26 | 1981-01-26 | Sound recorder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56009794A JPS57123446A (en) | 1981-01-26 | 1981-01-26 | Sound recorder |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57123446A JPS57123446A (en) | 1982-07-31 |
| JPH0262880B2 true JPH0262880B2 (ja) | 1990-12-26 |
Family
ID=11730108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56009794A Granted JPS57123446A (en) | 1981-01-26 | 1981-01-26 | Sound recorder |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57123446A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59132228A (ja) * | 1983-01-18 | 1984-07-30 | Sony Corp | アナログ−デイジタル変換装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5579500A (en) * | 1978-12-11 | 1980-06-14 | Hitachi Ltd | Speech answering system |
-
1981
- 1981-01-26 JP JP56009794A patent/JPS57123446A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57123446A (en) | 1982-07-31 |
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