JPH0265176A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 従来の技術　　　　　　　（第５図〜第７図）発明が解
決しようとする課題 課題を解決するための手段 作用 実施例 本発明の一実施例　　　（第１図〜第３図）本発明の他
の実施例　　（第４図） 発明の効果 ［概要］ 不揮発性半導体記憶装置に関し、 選択していないセルトランジスタがソフトライトされる
ことなく、選択したセルトランジスタに十分書き込みを
行うことができ、性能を同上させることができる不揮発
性半導体記憶装置を提供することを目的とし、 ビットラインとドレイン拡散層をコンタクトするための
ドレインコンタクトホールとソースラインとの間に少な
くとも２個以上のセルトランジスタを有し、電気的に消
去可能なＮＡＮＤ型構造の不揮発性半導体記憶装置にお
いて、前記セルトランジスタのチャネル長を、前記ドレ
インコンタクトホールから離れていき、かつ前記ソース
ラインに近づいていくもの程適宜小さくなるように構成
する。

〔産業上の利用分野〕

本発明は、不揮発性半導体記憶装置に係りζ電気的に消
去可能なＮＡＮＤ型構造の不揮発性半導体記憶装置に適
用することができ、詳しくは、特に動作性能を良好にす
ることができる不揮発性半導体記憶装置に関するもので
ある。

電気的に消去可能なＮＡＮＤ型構造の不揮発性半導体記
憶装置は、例えば書き込みを行う場合には、例えばチャ
ネルホットキャリア及びアバランシェによるホットエレ
クトロンにより書き込みを行うことができる。

［従来の技術］ 第５図〜第７図は従来の不揮発性半導体記憶装置を説明
する図であり、第５図（ａ）、（ｂ）は従来例の構造の
詳細を示す図、第６図は従来例の回路ブロック図、第７
図は従来例の各セルトランジスタのバイアス条件、及び
プログラミングタイム（書き込みパルス幅）としきい値
電圧■１．．との関係を示す図である。なお、第５図（
ａ）は平面図（セルアレイを上から見た図）、第５図（
ｂ）は第５図（ａ）に示すＸＹ力方向断面図である。

これらの図において、３１は例えばＳｉからなる基板、
３２はソース拡散層で、ソースライン３２ａとして機能
するものである。３３はソース／ドレイン拡散層、３４
はドレイン拡散層、３５は例えばＳｉＯ２からなる層間
絶縁膜、３６はポリシリコンからなる第１のポリシリコ
ン膜で、フローティングゲート３６ａとして機能するも
のである。３７はポリシリコンからなる第２のポリシリ
コン膜で、コントロールゲートとして機能するものであ
る。３８は例えばＰＳＧからなるパッシベーション膜、
３９はコンタクトホール、４０は例えばＡ／２からなる
配線層で、ビットライン４０ａとして機能するものであ
る。４１は例えばＰＳＧからなるカバー膜、４２は例え
ばＳｉＯ２からなるフィールド酸化膜で、トランジスタ
の絶縁領域として機能するものである。４３はワードラ
イン、４４ａ、４４ｂ、４４Ｃ，４４ｄはセルトランジ
スタである。

なお、ワードライン４３はフローティングゲート３６ａ
及びコントロールゲート３７ａから構成されている。ま
た、ソース／ドレイン拡散層３３は選択するセルトラン
ジスタによってソースとなったり、ドレインになったり
する。

次に、セルトランジスタの書き込みを行う場合の動作原
理について説明する。なお、読み込みを行う場合の動作
原理も書き込みの場合の動作原理とまった（同様である
。

第７図に示すようなバイアス条件、即ちドレイン拡０ｔ
Ｆｉ３４及びソースライン３２ａに９■、セルトランジ
スタ４４ａ、４４ｂ、４４ｃのコントロールゲート３７
ａに２１Ｖ、セルトランジスタ４４ｄのコントロールゲ
ート３７ａに９．５■を印加することにより、セルトラ
ンジスタ４４ｄのみに書き込みを行う。セルトランジス
タ４４ｄのみに書き込みが行われるのは、一般にドレイ
ン拡散層３４とコントロールゲート３７ａ（実際はチャ
ネル）の両方にほぼ同じくらいの電位をかけると書き込
みが行われ易いということを利用しているからである。

一方、セルトランジスタ４４ａ、４４ｂ、４４ｃには２
１Ｖとドレイン電圧９■よりもはるかに高（印加してい
るので、書き込みが行われ難（電流が流れてしまうので
ある。

したがって、書き込みを行いたいセルトランジスタ４４
に９．５■を印加し、書き込みたくないセルトランジス
タに２１Ｖを印加すれば適宜選択することができる。

〔発明が解決しようとする課題〕

しかしながら、このような従来の不揮発性半導体記憶装
置にあっては、セルトランジスタ４４ａのみを選択して
書き込みを行ったにもかかわらず、選択していないセル
トランジスタ４４ａ、４４ｂ、４４Ｃがソフトライト（
選択していないセルトランジスタが自然に書かれてしま
うことをいう）されてしまうという問題点があった。

選択していないセルトランジスタ４４ａ、４４ｂ。

４４ｃがソフトライトされてしまうのは、第７図に示す
ように、選択していないセルトランジスタ４４ａ、４４
ｂ、４４ｃのしきい値電圧■いが変動していることから
確認することができる。特にセルトランジスタ４４ａの
変動が大きくソフトライトされ易い。

このように選択していないセルｉ・ランジスタがソフト
ライトされた場合、センスレベルに対してマージンが小
さくなり、選択していないセルトランジスタにも書かれ
ているようにセンスする危険性があるのである。即ち、
読み込み時に、書かれていないと読み込みされるはずの
セルトランジスタがソフトライトされたことによって、
書かれていると読み込まれてしまう危険性があるのであ
る。

そこで本発明は、選択していないセルトランジスタがソ
フトライトされることなく、選択したセルトランジスタ
に十分書き込みを行うことができ、性能を向上させるこ
とができる不揮発性半導体記憶装置を提供することを目
的としている。

〔課題を解決するための手段〕

本発明による不揮発性半導体記憶装置は上記目的達成の
ため、ビットラインとドレイン拡散層をコンタクトする
ためのドレインコンタクトホールとソースラインとの間
に少なくとも２個以上のセルトランジスタを有し、電気
的に消去可能なＮＡＮＤ型構造の不揮発性半導体記憶装
置において、前記セルトランジスタのチャネル長を、前
記ドレインコンタクトホールから離れていき、かつ前記
ソースラインに近づいていくもの程適宜小さくなるよう
に形成したものである。

本発明において、セルトランジスタのチャネル長を、ド
レインコンタクトホールから離れていき、かつ前記ソー
スラインに近づいていくもの程適宜小さくなるように形
成したとは、ドレインコンタクトホールとソースライン
との間の、セルトランジスタのチャネル長が少なくとも
ドレインコンタクトホールから離れていき、かつソース
ラインに近づいてい（もの程適宜小さくなるように形成
されていればよ（、具体的にはドレインコンタクトホー
ルとソースラインとの間に例えば４個のセルトランジス
タａ、ｂ、、ｃ、ｄがあり、ドレインコンタクトホール
からソースラインに向かってセルトランジスタａ、セル
トランジスタｂ、セル［・ランジスタＣ、セルトランジ
スタｄとなるようにドレインコンタクトホールから順次
離れて配置している場合、セルトランジスタａのチャネ
ル長〉セルトランジスタｂのチャネル長〉セルトランジ
スタＣのチャネル長〉セルトランジスタｄのチャネル長
となるように各セルトランジスタ全てのチャネル長を変
えて構成した場合の態様と、セルトランジスタａのチャ
ネル長＝セルトランジスタｂのチャネル長〉セルトラン
ジスタＣのチャネル長〉セルトランジスタｄのチャネル
長となるように構成した場合の態様と、セルトランジス
タａのチャネル長〉セルトランジスタｂのチャネル長り
＝セルトランジスタＣのチャネル長〉セルトランジスタ
ｄのチャネル長となるように構成した場合の態様と、セ
ルトランジスタａのチャネル長〉セルトランジスタｂの
チャネル長〉セルトランジスタＣのチャネル長＝セルト
ランジスタｄのチャネル長となるように構成した場合の
態様とを含むものである。

〔作用］ 本発明では、セルトランジスタのチャネル長がドレイン
コンタクトホールから離れていき、かつソースラインに
近づいていくもの程適宜小さくなるように形成される。

したがって、あるセルトランジスタを選択して書き込み
を行う場合、選択していないセルトランジスタがソフト
ライトされることがなくなり、選択したセルトランジス
タに十分書き込みを行うことができるようになり、性能
を向上させることができるようになる。

（実施例） 以下、本発明を図面に基づいて説明する。

第１図〜第３図は本発明に係る不揮発性半導体記憶装置
の一実施例を説明する図であり、第１図（ａ）、（ｂ）
は一実施例の構造の詳細を示す図、第２図は一実施例の
回路ブロック図、第３図（ａ）〜（ｆ）は一実施例の製
造方法を説明する図である。なお、第１図（ａ）は平面
図（セルアレイを上から見た図）、第１図（ｂ）は第１
図（ａ）に示すＡＢ力方向断面図である。

これらの図において、１は例えばＳｉからなる基板、２
はソース拡散層で、ソースライン２ａとして機能するも
のである。３はソース／ドレイン拡散層、４はドレイン
拡散層、５は例えばＳｉＯ２からなる層間絶縁膜、６は
ポリシリコンからなる第１のポリシリコン膜で、フロー
ティングゲー）６ａとして機能するものである。７はポ
リシリコンからなる第２のポリシリコン膜で、コントロ
ールゲーｔ−７ａとして機能するものである。８は例え
ばＰＳＧからなるパッシベーション膜、９はコンタクト
ホール、１０は例えばＡ１からなる配線層で、ビットラ
イン１０ａとして機能するものである。１１は例えばＰ
ＳＧからなるカバー膜、１２は例えばＳｉＯ□からなる
フィールド酸化膜で、トランジスタの絶縁領域として機
能するものである。

１３はワードラインで、フローティングゲート６ａとコ
ントロールゲート７ａから構成されている。

１４ａ、１４ｂ、１４ｃ、１４ｄはセルトランジスタで
ある。１５は例えばＳｉｎ、からなるゲート酸化膜、１
６ａ、１６ｂは例えば５ｉｎ２からなるシリコン酸化膜
、１７ａ、１７ｂ、１７ｃ、１７ｄはチャネル長である
。

なお、ソース／ドレイン拡散層３は選択するセルトラン
ジスタによってソースとなったり、ドレインになったり
する。層間絶縁膜５はゲート酸化膜１５、シリコン酸化
膜１６ａ、１６ｂから構成されている。

次に、その製造方法について説明する。

まず、第３図（ａ）に示すように、例えば熱酸化法によ
り基板１を選択的に酸化してゲート酸化膜１５を形成す
ることによりトランジスタ領域を形成する。この時、予
め選択的に形成された第１図（ａ）に示すフィールド酸
化膜１２が絶縁領域となる。次いで、例えばＣＶＤ法に
よりゲート酸化膜１５上にポリシリコンを堆積して第１
のポリシリコン膜６を形成する。

次に、第３図（ｂ）に示すように、例えば熱酸化法によ
り第１のポリシリコン膜６を選択的に酸化してシリコン
酸化膜１６ａを形成した後、例えばシリコン酸化ｒｖ！
１６ａ上にポリシリコンを堆積して第２のポリシリコン
膜７を形成する。

次に、第３図（ｃ）に示すように、第２のポリシリコン
膜７を選択的にパターニングした後、第２のポリシリコ
ン膜７をセルファラインでパターニングする。この時、
セルトランジスタ１４ａ、１４ｂ、１４ｃ、１４ｄにお
いて、セルトランジスタを構成するゲート、即ち第１の
ポリシリコン膜６及び第２のポリシリコン膜７の幅がセ
ルトランジスタ１４ａ＞セルトランジスタ１４ｂ〉セル
トランジスタ１４ｃ〉セルトランジスタ１４ｄとなるよ
うに形成される。ここでは基（反１が露出されるが、露
出させずにゲート酸化膜１５を残したままでもよい。

次に、第３図（ｄ）に示すように、例えば熱酸化法によ
り基板１、第１のポリシリコン膜６及び第２のポリシリ
コン膜７を選択的に酸化してシリコン酸化膜１６ｂを形
成した後、例えばイオン注入法によりソース拡散層２、
ソース／ドレイン拡Ｎｔ層３及びドレイン拡散層４を形
成する。この時、各セルトランジスタ１４ａ、１４ｂ、
１４ｃ、１４ｄのチャネル長１７ａ、１７ｂ、１７ｃ、
１７ｄはチャネル長１７ａ〉チャネル長１７ｂ〉チャネ
ル長１７ｃ〉チャネル長１７ｄとなっ°ζいる。

次に、第３図（ｅ）に示すように、例えばＣＶＤ法によ
り全面を覆うようにパッシベーション膜８を形成する。

そして、パッシベーション膜８を選択的にエツチングし
てドレイン拡散層４上にドレインコンタクトホール９を
形成し、例えばスパッタ法により／Ｍ！を堆積してドレ
イン拡散層４とコンタクトを採るように配線層１０を形
成した後、例えばｃＶＤ法により配線層１０上にカバー
膜１１を形成することにより、第３図（ｆ）に示すよう
な構造（第１図（ｂ）に示すものと同様）の不揮発性半
導体記憶装置が完成する。

すなわち、上記実施例では、第１図（ｂ）及び第２図に
示すように、各セルトランジスタ１４ａ、１４ｂ、１４
ｃ、１４ｄのチャネル長１７ａ、１７ｂ、１７ｃ。

１７ｄを、ドレインコンタクトホール９から離れていき
、かつソースライン２ａに近づいてい（もの程、チャネ
ル長１７ａ〉チャネル長１７ｂ〉チャネル長１７ｃ〉チ
ャネル長１７ｄと小さくなるように形成したので、ある
セルトランジスタを選択して書き込みを行う場合、選択
していないセルトランジスタがソフトライトされること
なく、選択したセルトランジスタに十分書き込みを行う
ことができ、性能を向上させことができる。

ここで、セルトランジスタ１４ｄのみを選択して書き込
みを行う場合、選択していないセルトランジスタ１４ａ
、１４ｂ、１４ｃがソフトライ１−されることがなくな
るのは、特にドレインコンタクトホール９に近いセルト
ランジスタ（セルトランジスタ１４ａ）程ドレイン電圧
が減少せずに印加され書き込みが行い易くソフトライト
が生じ易いので、適宜書き込みが行い難くなるようにセ
ルトランジスタのチャネル長をチャネル長１７ａ〉チャ
ネル長１７ｂ〉チャネル長１７ｃとドレインコンタクト
ホール９から離れていくもの程小さくなるように適宜設
定することによって達成できるのである。トレインコン
タクトホール９から一番近いセルトランジスタ１４ａは
ドレイン電圧がそのままかかり最も書き込み易いので、
最も書き込み難くなるようにチャネル長１７ａを最も大
きくしているのである。

一方、ドレインコンタクトホール９から遠いセルトラン
ジスタ１４ａに十分書き込みが行うことができるのは、
特にドレインコンタクトホール９から遠いセルトランジ
スタ程ドレイン電圧が減少していき書き込みが行い難い
ので、十分書き込みが行うことができるように最も遠い
セルトランジスタ１４ｄのチャネル長１７ｄを適宜小さ
（することによって達成することができるのである。

次に、その動作原理について第２図を用いて更に具体的
に説明する。なお、動作原理については従来のものと同
様である。また、読み込みを行う場合の動作原理も書き
込みの場合の動作原理とまったく同様である。

まず、セルトランジスタ１４ａに書き込みを行う場合に
ついて説明する。バイアス条件としては、ドレイン拡散
層４及びソースライン２ａに例えば９■、セルトランジ
スタ１４ａのコントロールゲート７ａに９．５■、セル
トランジスタ１４ｂ、１４ｃ；１４ｄのコントロールゲ
ー）７ａに例えば２１Ｖを印加する。この場合、セルト
ランジスタ１４ａのチャネル長１７ａは他のセルトラン
ジスタ１４ｂ、１４ｃ、１４ｄのものに対し太き（して
いるが、電圧が降下しないため、十分書き込みをおこな
うことができる。一方、他のセルトランジスタ１４ｂ、
１４ｃ、１４ｄは、書き込みが行い易いようにチャンネ
ル長１７ｂ、１７ｃ、１７ｄをドレインコンタクトホー
ル９がら離れていくもの程、順次小さくしているが、セ
ントランジスタ１４ａに書き込みをおこなったため、ド
レインには電圧が少ししか印加されず、書き込みが行わ
れない。

また、セルトランジスタ１４ｄに書き込みを行う場合に
ついて説明する。バイアス条件としては、ドレイン拡散
層４及びソースライン２ａに例えば９■、セルトランジ
スタ１４ａ、１４ｂ、１４ｃのコントロールゲート１ａ
に２１Ｖ、セルトランジスタ１４ｄのコントロールゲー
ト７ａに９，５■印加する。

この場合、セルトランジスタ１４ａにはＶ、−α（αは
セルトランジスタ１４ａ、１４ｂ、１４ｃの抵抗の電圧
降下分）しかかからない。しかしながら、セルトランジ
スタ１４ｄのチャネル長１７ｄは十分小さくしであるた
め十分書き込みを行うことができる。そして、セルトラ
ンジスタ１４ａ、１４ｂ、１４ｃは書き込み易いものの
順にゲート長を適宜大きくしているのでソフトライトさ
れることはないのである。

なお、上記実施例では、トレインコンタクトホール９と
ソースライン２ａとの間にセル１−ランジスタを４個直
列に接続して構成する場合について説明したが、本発明
はこれに限定されるものではなく、少なくとも２個以上
で接続する場合であればよく接続するセルトランジスタ
は何個であってもよい。

上記実施例は、各セルトランジスタのチャネル長をセル
トランジスタ１４ａのチャネル長１７ａ〉セルトランジ
スタ１４ｂのチャネル長１７ｂ〉セルトランジスタ１４
ｃのチャネル長１７Ｃ〉セルトランジスタＬ４ｃのチャ
ネル長１７ｄと全て異なるように構成する場合について
説明したが、本発明はこれに限定されるものではなく、
セルトランジスタのチャネル長を少なくとも、ドレイン
コンタクトホール９から離れていき、かつソースライン
２ａに近づいていくもの程適宜小さくなるように形成さ
れていればよ（、具体的には例えば第４図（ａ）に示す
ように、セルトランジスタ２４ａのチャネル長２７ａ〉
セルトランジスタ２４ｂのチャネル長２７ｂ＝セルトラ
ンジスタ２４ｃのチャネルＩＩＬ２７ｃ＞セルトランジ
スタ２４ｄのチャネル長２７ｄとなるように構成する場
合であってもよく、第４図（ｂ）に示すように、セルト
ランジスタ２４ａのチャネル長２７ａ〉セルトランジス
タ２４ｂのチャネル長２７ｂ〉セルトランジスタ２４ｃ
のチャネル長２７ｃｍセルトランジスタ２４ｄのチャネ
ル長２７ｄとなるように構成する場合であってもよい。

［発明の効果］ 本発明によれば、選択していないセルトランジスタがソ
フトライトされることなく、選１尺したセルトランジス
タに十分書き込みを行うことができ、性能を向上させる
ことができるという効果がある。

【図面の簡単な説明】

第１図〜第３図は本発明に係る不揮発性半導体記憶装置
の一実施例を説明する図であり、第１図は一実施例の構
造の詳細を示す図、第２図は一実施例の回路ブロック図
、 第３図は一実施例の製造方法を説明する図、第４図は他
の実施例を説明する図、 第５図〜第７図は従来の不揮発性半導体記憶装置を説明
する図であり、 第５図は従来例の構造の詳細を示す図、第６図は従来例
の回路ブロック図、 第７図は従来例の各セルトランジスタのバイアス条件、
及びプログラミングタイムとしきい値電圧との関係を示
す図である。 １・・・・・・基板、 ２・・・・・・ソース拡散層、 ２ａ・・・・・・ソースライン、 ３・・・・・・ソース／ドレイン拡散層、４・・・・・
・ドレイン拡散層、 ５・・・・・・層間絶縁膜、 ６・・・・・・第１のポリシリコン膜、６ａ・・・・・
・フローティングゲート、７・・・・・・第２のポリシ
リコン膜、７ａ・・・・・・コントロールゲート、８・
・・・・・パッシベーション膜、 ９・・・・・・ドレインコンタクトホール、１０・・・
・・・配線層、 １０ａ・・・・・・ビットライン、 １１・・・・・・カバー膜、 １２・・・・・・フィールド酸化膜、 １３・・・・・・ワードライン、 １４ａ、１４ｂ、１４ｃ、　１４ｄ−・・−・−セルト
ランジスタ、１５・・・・・・ゲート酸化膜、 １６ａ、１６ｂ・・・・・・シリコン酸化膜、１７ａ、
１７ｂ、１７ｃ、　１’ｌｄ・旧−・チャネル長。 ９・トレインコンタクトホール １７０　．１７ｂ。 ＋７ｃ １２：フィールト酸化収 １３・ワードライン １７ｄ　　チャネル長 １４Ｑ。 １４ｂ。 １４Ｃ９ ７０：コントロールケー１ １００：ビットライン １４ｄ：セルトランシスタ （ａ） −・実施例の構造のλＴ細を示す同 第１図 一実施例の回路ブロック図 他の実施例を説明する図 第 図 従来例の回路ブロック図 第６図 （ａ） （ｂ） 従来例の構造の詳細を示す図 ４５図 プロクラミンクタイム （ｍｓｅｃ） 第 図

Claims (1)

1. 【特許請求の範囲】 　ビットラインとドレイン拡散層をコンタクトするため
   のドレインコンタクトホールとソースラインとの間に少
   なくとも２個以上のセルトランジスタを有し、電気的に
   消去可能なＮＡＮＤ型構造の不揮発性半導体記憶装置に
   おいて、 前記セルトランジスタのチャネル長を、前記ドレインコ
   ンタクトホールから離れていき、かつ前記ソースライン
   に近づいていくもの程適宜小さくなるように形成したこ
   とを特徴とする不揮発性半導体記憶装置。