JPH0267781A - 光・電子集積回路装置の製造方法 - Google Patents
光・電子集積回路装置の製造方法Info
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- JPH0267781A JPH0267781A JP22111288A JP22111288A JPH0267781A JP H0267781 A JPH0267781 A JP H0267781A JP 22111288 A JP22111288 A JP 22111288A JP 22111288 A JP22111288 A JP 22111288A JP H0267781 A JPH0267781 A JP H0267781A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体レーザと電子素子を同一基板上に集
積した光・電子集積回路（ＯＥＩＣ）の製造方法に関す
るものである。
積した光・電子集積回路（ＯＥＩＣ）の製造方法に関す
るものである。
第３図は従来の光電子集積回路の一例を示す断面図であ
り、（１０１）は半絶縁性１ｎＰ基板、（１０２）はｎ
形ＩｎＧａＡｓ Ｐ ：Ｉンタクト層、（１０３）はｎ
形ＩｎＰクラッド層、（１０４）はＩｎＧａＡｓ Ｐ活
性層、（１０５）はＰ型ＩｎＰクラッド層、（１０６）
はＰ型ＩｎＧａＡｓＰ ：Ｉ ンタクト層、（１ｏ８）
は絶縁膜、（１０９）はＰ電極、（ｎｏ）はｎ電極、（
１１２）は配線、（１１１）はレーザ駆動用のＦＥＴで
ある。
り、（１０１）は半絶縁性１ｎＰ基板、（１０２）はｎ
形ＩｎＧａＡｓ Ｐ ：Ｉンタクト層、（１０３）はｎ
形ＩｎＰクラッド層、（１０４）はＩｎＧａＡｓ Ｐ活
性層、（１０５）はＰ型ＩｎＰクラッド層、（１０６）
はＰ型ＩｎＧａＡｓＰ ：Ｉ ンタクト層、（１ｏ８）
は絶縁膜、（１０９）はＰ電極、（ｎｏ）はｎ電極、（
１１２）は配線、（１１１）はレーザ駆動用のＦＥＴで
ある。
この光電子集積回路は第４図の断面図に示す手順で製作
される。まず、第４図（ａ）に示すように半絶縁性１ｎ
Ｐ基板（１０１）にレーザ層の厚みとほぼ等しい深さの
溝を形成する。次に、第４図（ｂ）に示すようにウェハ
全体ｎ形ＩｎＧａＡｓＰコンタクト層（１０２）、ｎ形
ＩｎＰクラット層（１０３）、ＩｎＧａＡｓＰ活性層（
１０４）、Ｐ形ＩｎＰクラッド層（１０５）、Ｐ形１ｎ
ＧａＡｓＰ ：Ｉ’：／タクト層（１０６）の各層を成
長する。次に第４図（Ｃ）に示すようｔｃ ｎ形ＩｎＰ
クラッド層（１０３）、ＩｎＧａＡｓＰ活性層（１０４
）、Ｐ形１ｎＰクラッド層（１０５）、Ｐ形ＩｎＧａＡ
ｓＰ コンタクト層（１０Ｂ）の各層を溝内の一部を残
して他の部分をエツチングにより除去する。次に、第４
図（ｄ） Ｉｃ示すよう１ｍ ｎ形ＩｎＧａＡｓＰ ）
：／タクト層（１０２）を溝内の部分を残して他の部
分をエツチングにより除去する。次に第４図（ｅ）に示
すように絶縁膜（１０８）を形成する。次に第４図（ｆ
）に示すようにＦＥＴ（１１１）を形成する。次に、第
４図位）に示すようにレーザ（７）Ｐ［極（１０９）及
びｎ［極（１１０）を形成し、ｎ［極（１１０）とＦ
Ｅ Ｔ （１ｕ）の間を金属の配線（１１２）により接
続することにより完成する。
される。まず、第４図（ａ）に示すように半絶縁性１ｎ
Ｐ基板（１０１）にレーザ層の厚みとほぼ等しい深さの
溝を形成する。次に、第４図（ｂ）に示すようにウェハ
全体ｎ形ＩｎＧａＡｓＰコンタクト層（１０２）、ｎ形
ＩｎＰクラット層（１０３）、ＩｎＧａＡｓＰ活性層（
１０４）、Ｐ形ＩｎＰクラッド層（１０５）、Ｐ形１ｎ
ＧａＡｓＰ ：Ｉ’：／タクト層（１０６）の各層を成
長する。次に第４図（Ｃ）に示すようｔｃ ｎ形ＩｎＰ
クラッド層（１０３）、ＩｎＧａＡｓＰ活性層（１０４
）、Ｐ形１ｎＰクラッド層（１０５）、Ｐ形ＩｎＧａＡ
ｓＰ コンタクト層（１０Ｂ）の各層を溝内の一部を残
して他の部分をエツチングにより除去する。次に、第４
図（ｄ） Ｉｃ示すよう１ｍ ｎ形ＩｎＧａＡｓＰ ）
：／タクト層（１０２）を溝内の部分を残して他の部
分をエツチングにより除去する。次に第４図（ｅ）に示
すように絶縁膜（１０８）を形成する。次に第４図（ｆ
）に示すようにＦＥＴ（１１１）を形成する。次に、第
４図位）に示すようにレーザ（７）Ｐ［極（１０９）及
びｎ［極（１１０）を形成し、ｎ［極（１１０）とＦ
Ｅ Ｔ （１ｕ）の間を金属の配線（１１２）により接
続することにより完成する。
この光・電子集積回路では、溝内に形成されたレーザは
同一の半絶縁性ＩｎＰ基板（１０１）上に集積され、金
属の配線（１１２）によって電気的に接続されたＦ Ｅ
Ｔ （１１１）によって駆動されレーザ動作する。
同一の半絶縁性ＩｎＰ基板（１０１）上に集積され、金
属の配線（１１２）によって電気的に接続されたＦ Ｅ
Ｔ （１１１）によって駆動されレーザ動作する。
〔発明が解決しようとする課題〕
従来の光・電子集積回路は以上のような製造方法により
製作されるため、溝内の半導体レーザのｎ 形ＩｎＧａ
ＡｓＰコンタクト層と半絶縁性ＩｎＰ基板上のＦＥＴな
どの電子素子との間に段差が存在し、配線で接続する際
に配線切れが生じる恐れがある。
製作されるため、溝内の半導体レーザのｎ 形ＩｎＧａ
ＡｓＰコンタクト層と半絶縁性ＩｎＰ基板上のＦＥＴな
どの電子素子との間に段差が存在し、配線で接続する際
に配線切れが生じる恐れがある。
また、ウェハ表面に段差が存在するために１μｍ以下の
ＦＥＴゲートパターンのような微細なりソグラフィが困
難になるなどの問題点があった。
ＦＥＴゲートパターンのような微細なりソグラフィが困
難になるなどの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、プレーナ構造にすることが可能で、そのため
配線が容易となり、また、微細なりソグラフィも可能と
なる光・電子集積回路を得ることを目的とする。
たもので、プレーナ構造にすることが可能で、そのため
配線が容易となり、また、微細なりソグラフィも可能と
なる光・電子集積回路を得ることを目的とする。
この発明の半導体レーザでは半絶縁性ＩｎＰ基板上にｎ
形半導体層及び選択成長マスクとなる絶縁膜を形成して
ストライプ状の窓を開け、ｎ形半導［がオーバーハング
状になるように半絶縁性ＩｎＰ基板を選択的にエツチン
グして溝を形成し、減圧ＭＯＣＶＤ成長などにより溝の
中にレーザを構成する多層構造を選択埋め込み成長する
ことによりプレーナ構造としたものである。
形半導体層及び選択成長マスクとなる絶縁膜を形成して
ストライプ状の窓を開け、ｎ形半導［がオーバーハング
状になるように半絶縁性ＩｎＰ基板を選択的にエツチン
グして溝を形成し、減圧ＭＯＣＶＤ成長などにより溝の
中にレーザを構成する多層構造を選択埋め込み成長する
ことによりプレーナ構造としたものである。
この発明の製造法による光・電子集積回路では半絶縁性
ＩｎＰ基板上に最初に形成したｎ形半導体層がｎ側コン
タクト層となってプレーナ構造となるため配線が容易で
あり、また、段差を低減できるため、微細なりソグラフ
ィも可能となる。
ＩｎＰ基板上に最初に形成したｎ形半導体層がｎ側コン
タクト層となってプレーナ構造となるため配線が容易で
あり、また、段差を低減できるため、微細なりソグラフ
ィも可能となる。
以下、この発明の一実施例を図について説明する。第１
図は光・電子集積回路を示す断面図、第２図（ａ）〜位
）は第１図の光・電子集積回路の製造方法を手順に従っ
て示す断面図である。図において（１）は半絶縁性Ｉｎ
Ｐ基板、（２）はｎ形ＩｎＧａＡｓＰ層、（３）はｎ形
ＩｎＰクラッド層、（４）はＩ ｎＧａＡｓ Ｐ活性層
、（５）はＰ形ＩｎＰクラッド層、（６）はＰ形ＩｎＧ
ａＡｓＰ コニ／タクト層、（７）はｎ形ＩｎＧａＡｓ
Ｐ コンタクト層、（８）は絶縁膜、（９）はＰ電極、
Ｏｏはｎ電極、αυはレーザ駆動用のＦＥＴ、（ロ）は
配線である。
図は光・電子集積回路を示す断面図、第２図（ａ）〜位
）は第１図の光・電子集積回路の製造方法を手順に従っ
て示す断面図である。図において（１）は半絶縁性Ｉｎ
Ｐ基板、（２）はｎ形ＩｎＧａＡｓＰ層、（３）はｎ形
ＩｎＰクラッド層、（４）はＩ ｎＧａＡｓ Ｐ活性層
、（５）はＰ形ＩｎＰクラッド層、（６）はＰ形ＩｎＧ
ａＡｓＰ コニ／タクト層、（７）はｎ形ＩｎＧａＡｓ
Ｐ コンタクト層、（８）は絶縁膜、（９）はＰ電極、
Ｏｏはｎ電極、αυはレーザ駆動用のＦＥＴ、（ロ）は
配線である。
次に製造方法を説明する。まず、半絶縁性ＩｎＰ基板（
１）上に第２図（ａ）に示すようにｎ形ＩｎＧａＡｓＰ
：１ンタクト層（７）、及びＳｉ、Ｎ４の絶縁膜を形
成し、写真製版により第２図（ｂ）に示すように幅１０
０μｍ程度のストライプ状にＳｉ、Ｎ４の絶縁膜（３）
及びｎ形ＩｎＧａＡｓＰコンタクト層（力を除去して窓
を（０１１）方向に形成する。次にＨＣｌにより半絶縁
性１ｎＰ基板（１）をエツチングし、第２図（Ｃ）に示
すように深さ１０μｍ程度の溝を形成する。このとき、
ｎ形Ｉ ｎＧａＡｓＰコンタクト層（７）はエツチング
されないので、第２図（Ｃ）に示すようにｎ形ＩｎＧａ
ＡｓＰコンタクト層（７）のオーバーハングが形成され
る。次に、減圧ＭＯＣＶＤ成長で溝の中ｉＣｎ形ＩｎＧ
ａＡｓＰ層（２）、ｎ形ＩｎＰ ’ｙラッド贋（３）、
ＩｎＧａＡｓＰ活性層（４）、Ｐ形ＩｎＰ り５７ド層
（５）、Ｐ形ＩｎＧａＡｓＰ ：］ ンタクト層（６）
を第２図（ｄ）に示すように埋め込み層表面が半絶縁性
ＩｎＰ基板（１）の表面と高さが一致するように選択埋
め込み成長する。圧力１０ ｔｏｒｒ程度の減圧ＭＯＣ
ＶＤ成長では絶縁膜（３）上に結晶を成長させずに溝の
中だけに選択的に結晶を成長することが可能である。ま
たｎ形ＩｎＧａＡｓＰ層（２）を成長する際に、ｎ形Ｉ
ｎＧａＡｓＰコンタクト層（７）のオーバーハング部分
及び溝の測面からも成長するので、ｎ形ＩｎＧａＡｓＰ
コンタクト層（７）とｎ形ＩｎＧａＡｓＰ層（２）は第
２図（ｄ） ニ示すようにつながる。次に、Ｓｉ３Ｎ４
の絶縁膜（３）を除去し、ｎ形ＩｎＧａＡｓＰコンタク
ト層（７）を第２図（ｅ）に示すように一部を残して除
去する。更に、第２図（ｆ）に示すようにＦＥＴαυを
形成し絶縁膜（８）を形成する。最後に第２図（２）に
示すようにレーザのＰ電極（９）とｎ電極αＯを形成し
、ｎ電極ＱｌとＦＥＴＱυの間に金属の配線（６）を施
すことにより完成する。
１）上に第２図（ａ）に示すようにｎ形ＩｎＧａＡｓＰ
：１ンタクト層（７）、及びＳｉ、Ｎ４の絶縁膜を形
成し、写真製版により第２図（ｂ）に示すように幅１０
０μｍ程度のストライプ状にＳｉ、Ｎ４の絶縁膜（３）
及びｎ形ＩｎＧａＡｓＰコンタクト層（力を除去して窓
を（０１１）方向に形成する。次にＨＣｌにより半絶縁
性１ｎＰ基板（１）をエツチングし、第２図（Ｃ）に示
すように深さ１０μｍ程度の溝を形成する。このとき、
ｎ形Ｉ ｎＧａＡｓＰコンタクト層（７）はエツチング
されないので、第２図（Ｃ）に示すようにｎ形ＩｎＧａ
ＡｓＰコンタクト層（７）のオーバーハングが形成され
る。次に、減圧ＭＯＣＶＤ成長で溝の中ｉＣｎ形ＩｎＧ
ａＡｓＰ層（２）、ｎ形ＩｎＰ ’ｙラッド贋（３）、
ＩｎＧａＡｓＰ活性層（４）、Ｐ形ＩｎＰ り５７ド層
（５）、Ｐ形ＩｎＧａＡｓＰ ：］ ンタクト層（６）
を第２図（ｄ）に示すように埋め込み層表面が半絶縁性
ＩｎＰ基板（１）の表面と高さが一致するように選択埋
め込み成長する。圧力１０ ｔｏｒｒ程度の減圧ＭＯＣ
ＶＤ成長では絶縁膜（３）上に結晶を成長させずに溝の
中だけに選択的に結晶を成長することが可能である。ま
たｎ形ＩｎＧａＡｓＰ層（２）を成長する際に、ｎ形Ｉ
ｎＧａＡｓＰコンタクト層（７）のオーバーハング部分
及び溝の測面からも成長するので、ｎ形ＩｎＧａＡｓＰ
コンタクト層（７）とｎ形ＩｎＧａＡｓＰ層（２）は第
２図（ｄ） ニ示すようにつながる。次に、Ｓｉ３Ｎ４
の絶縁膜（３）を除去し、ｎ形ＩｎＧａＡｓＰコンタク
ト層（７）を第２図（ｅ）に示すように一部を残して除
去する。更に、第２図（ｆ）に示すようにＦＥＴαυを
形成し絶縁膜（８）を形成する。最後に第２図（２）に
示すようにレーザのＰ電極（９）とｎ電極αＯを形成し
、ｎ電極ＱｌとＦＥＴＱυの間に金属の配線（６）を施
すことにより完成する。
次に作用ｔこついて説明する。この発明の光・電子集積
回路では、ｎ形１ｎＧａＡｓＰコンタクト層（７）は半
絶縁性１ｎＰ基板（１）表面にあるため、同じ半絶縁性
ＩｎＰ基板（１）面上に製作されるＦＥＴ（ｌυなどの
電子素子との間に配線（６）を施す際に、従来のｎ形１
ｎＧａＡｓＰコンタクト層（１０２）が溝の底にある場
合のような段差配線を避けることができ、その結果、配
線（２）が容易になり歩留りが向上する。また、半絶縁
性ＩｎＰ基板（１）表面に従来の場合のような大きな段
差が生じないため、１μｍ以下のパターンのような微細
なりソグラフィが可能になる。
回路では、ｎ形１ｎＧａＡｓＰコンタクト層（７）は半
絶縁性１ｎＰ基板（１）表面にあるため、同じ半絶縁性
ＩｎＰ基板（１）面上に製作されるＦＥＴ（ｌυなどの
電子素子との間に配線（６）を施す際に、従来のｎ形１
ｎＧａＡｓＰコンタクト層（１０２）が溝の底にある場
合のような段差配線を避けることができ、その結果、配
線（２）が容易になり歩留りが向上する。また、半絶縁
性ＩｎＰ基板（１）表面に従来の場合のような大きな段
差が生じないため、１μｍ以下のパターンのような微細
なりソグラフィが可能になる。
なお、上記実施例ではＩｎＰ ／ ＩｎＧａＡｓＰ系の
材料を用いた光・電子集積回路の場合を示したが、他の
ＧａＡｓ ／ ＡｌＧａＡｓ系などの光・電子集積回路
にも適用でき、上記実施例と同様の効果を奏する。
材料を用いた光・電子集積回路の場合を示したが、他の
ＧａＡｓ ／ ＡｌＧａＡｓ系などの光・電子集積回路
にも適用でき、上記実施例と同様の効果を奏する。
以上のように、この発明によれば半絶縁性ＩｎＰ基板上
にｎ形層を形成しｎ形層がオーバーハング状になるよう
に半絶縁性ＩｎＰ基板に溝を形成した後、溝の中にレー
ザを構成する層を選択的に埋め込んで、先に形成したｎ
形層をコンタクト層としたので段差が低減でき、配線が
容易になり、歩留りが向上する。また、段差が小さくで
きるため、１μｍ以下のＦＥＴゲートパターンのような
微細なりソグラフィが可能になる。
にｎ形層を形成しｎ形層がオーバーハング状になるよう
に半絶縁性ＩｎＰ基板に溝を形成した後、溝の中にレー
ザを構成する層を選択的に埋め込んで、先に形成したｎ
形層をコンタクト層としたので段差が低減でき、配線が
容易になり、歩留りが向上する。また、段差が小さくで
きるため、１μｍ以下のＦＥＴゲートパターンのような
微細なりソグラフィが可能になる。
第１図はこの発明の一実施例による光・電子集積回路を
示す断面図、第２図（ａ）〜億）は第１図の光・電子集
積回路の製造方法手順に従って示す断面図、第３図は従
来の光・電子集積回路を示す断面図、第４図（ａ）〜（
ｇ）は第３図の光・電子集積回路の製造方法を手順に従
って示す断面図である。 図において、（１）は半絶縁性ＩｎＰ基板、（２）はｎ
形ＩｎＧａＡｓＰ層、（３）はｎ形１ｎＰクラッド層、
（４）はＩｎＧａＡｓＰ活性層、（５）はＰ形ＩｎＰク
ラッド層、（６）はＰ形ＩｎＧａＡｓＰ ：］ ：／タ
クト層、（７）はｎ形ＩｎＧａＡｓＰ Ｄ ンタクト層
、（８）は絶縁膜、（９）はＰ［極、αｑはｎ［極、Ｏ
〃はＦＥＴ％（２）は配線である。 なお、図中、同一符号は同一、又は相当部分を示す。 第２図 第１図 ／２ β乙 聚 第４図 第３図 ／／Ｚ ： ６乙 Ａｔ 手 続 補 正 書（自発）
示す断面図、第２図（ａ）〜億）は第１図の光・電子集
積回路の製造方法手順に従って示す断面図、第３図は従
来の光・電子集積回路を示す断面図、第４図（ａ）〜（
ｇ）は第３図の光・電子集積回路の製造方法を手順に従
って示す断面図である。 図において、（１）は半絶縁性ＩｎＰ基板、（２）はｎ
形ＩｎＧａＡｓＰ層、（３）はｎ形１ｎＰクラッド層、
（４）はＩｎＧａＡｓＰ活性層、（５）はＰ形ＩｎＰク
ラッド層、（６）はＰ形ＩｎＧａＡｓＰ ：］ ：／タ
クト層、（７）はｎ形ＩｎＧａＡｓＰ Ｄ ンタクト層
、（８）は絶縁膜、（９）はＰ［極、αｑはｎ［極、Ｏ
〃はＦＥＴ％（２）は配線である。 なお、図中、同一符号は同一、又は相当部分を示す。 第２図 第１図 ／２ β乙 聚 第４図 第３図 ／／Ｚ ： ６乙 Ａｔ 手 続 補 正 書（自発）
Claims (1)
- （１）半絶縁性基板上に半導体層を形成する工程と、上
記半導体層がオーバーハング状になるように基板をエッ
チングしてストライプ状の溝を形成する工程と、溝の中
に半導体レーザを構成する多層構造を選択的に埋め込み
成長する工程と、上記半導体層をコンタクト層として電
子素子との間の配線を行う工程を含むことを特徴とする
光・電子集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22111288A JPH0267781A (ja) | 1988-09-01 | 1988-09-01 | 光・電子集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22111288A JPH0267781A (ja) | 1988-09-01 | 1988-09-01 | 光・電子集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0267781A true JPH0267781A (ja) | 1990-03-07 |
Family
ID=16761666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22111288A Pending JPH0267781A (ja) | 1988-09-01 | 1988-09-01 | 光・電子集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0267781A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002057408A (ja) * | 2000-08-09 | 2002-02-22 | Sony Corp | 半導体レーザおよびその製造方法 |
-
1988
- 1988-09-01 JP JP22111288A patent/JPH0267781A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002057408A (ja) * | 2000-08-09 | 2002-02-22 | Sony Corp | 半導体レーザおよびその製造方法 |
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