JPH0269936A - 半導体材料上の樹脂構造の形成方法 - Google Patents

半導体材料上の樹脂構造の形成方法

Info

Publication number
JPH0269936A
JPH0269936A JP1191215A JP19121589A JPH0269936A JP H0269936 A JPH0269936 A JP H0269936A JP 1191215 A JP1191215 A JP 1191215A JP 19121589 A JP19121589 A JP 19121589A JP H0269936 A JPH0269936 A JP H0269936A
Authority
JP
Japan
Prior art keywords
layer
resist
process step
window
semiconductor material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1191215A
Other languages
English (en)
Inventor
Holger Huebner
ホルガー、ヒユープナー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens Corp
Original Assignee
Siemens Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens Corp filed Critical Siemens Corp
Publication of JPH0269936A publication Critical patent/JPH0269936A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/061—Manufacture or treatment of FETs having Schottky gates
    • H10D30/0612—Manufacture or treatment of FETs having Schottky gates of lateral single-gate Schottky FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/012—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor
    • H10D64/0124—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor to Group III-V semiconductors
    • H10D64/0125—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor to Group III-V semiconductors characterised by the sectional shape, e.g. T or inverted T
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P76/00—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography
    • H10P76/20—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising organic materials
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y10S438/948—Radiation resist
    • Y10S438/95—Multilayer mask including nonradiation sensitive layer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y10S438/948—Radiation resist
    • Y10S438/951—Lift-off

Landscapes

  • Drying Of Semiconductors (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体材料上にこの半導体に向かって縮小す
る通孔をもつ樹脂構造の形成方法に関す〔従来の技術〕 半導体デバイスでは半導体層構造の表面に金属部分を設
ける要求が次第に増して来た。この場合半導体材料と金
属の間の抵抗ができるだけ低いと同時に、配線抵抗の低
下のためできるだけ多量の金属がとりつけられなければ
ならない。この種の金属部分は例えば最高周波数領域で
動作させる電界効果トランジスタの製作に際して必要と
なる。
極小ゲート長、特にサフＩｍ　ｆｔｆｆ域のゲート長に
おいてできるだけ大きな断面積の金属部分を備えること
ができるようにするため、マツシュルームゲート又はＴ
ゲートと呼ばれているものが作られた。これらはマツシ
ュルーム形の樹脂構造に金属を蒸着して作られる。従っ
て樹脂層を要求される断面形状に構造化することが問題
となる。
半導体材料上にとりつけられた樹脂の慣行の構造化法で
は一連の樹脂層を順次にとりつり、その際各層を別々に
光照射して現像する。この方法の欠点は互いに調整され
た技術的に困雑な一連の照射工程段を必要とすることで
ある。相互調整の難点は、一連の感度を異にする樹脂層
を設けた後これらを同時に照射し現像することによって
避けることができる。この場合上方のより高感度の層を
次第に大きく過照射することによってマツシュルーム形
の孔が得られる。しかしこの方法では所望の短い（０，
５μｍ以下）接触面は樹脂層構造の大きな厚さのため達
成されない。半導体層構造の表面が平坦でないと最初に
設ける樹脂膜を充分薄くすることは不可能である。最初
に述べた方法はこの場合採用できない。
（発明が解決しようとする課題〕 この発明の課題は、半導体材料の上にこの半導体に向か
って縮小する通孔をもつ樹脂構造の形成方法として手の
かかる調節作業を必要とせず、又非平面地形においても
利用可能であるものを提供することである。この発明の
方法は半導体層構造表面のサブミクロン領域の大きさの
面部分を露出させる通孔を樹脂層にあけることを可能に
するものである。
〔課題を解決するための手段〕
この課題は特許請求の範囲の請求項１に特徴として挙げ
た工程段を含む方法によって解決される。
〔実施例〕
第１図ないし第６図についてこの発明の詳細な説明する
。
この発明の方法は樹脂層の所望の断面形状を単一の厚い
樹脂層の反応性イオン・エッチングだけによって形成す
るごとによりその課題を解決する。
第１工程段において半導体材料の表面にレジスト２がと
りつけられる。この層の厚さは６００ないし１０００１
０００ｎ域にするのが有利である。第２工程段ではその
上に例えば窒化シリコン（Ｓｉ。
Ｎ、）から成り選択エッチング可能のストップ層３を約
３０ｎｍの厚さに設ける。第３工程段では例えばポリメ
チル・メタクリレートの上部樹脂層４が設けられる。こ
の上部樹脂層４もストップ層３に対して選択エッチング
可能である。上部樹脂層４は第４工程段において予備構
造化されるが、これは例えば電子ビーム・リソグラフィ
によることができる。この構造はその寸法において樹脂
層が除かれて露出する半導体表面部分に対応する。
電界効果トランジスタの場合この構造の寸法はゲト区域
とゲート金属化部分の間の接触面に応じて選定される。
レジスト２、ストップ層３、上部樹脂Ｎ４および第４工
程段において上部樹脂層４に作られた窓５を備える半導
体物体１を第１図に示す。
第５工程段では例えばＣＦ、プラズマを使用する異方性
乾式エッチングにより窓５がストップ層３内に更に深く
進められる。このエッチングの異方性の結果として窓５
の構造はそのままストップ層に移される。この第５工程
段の結果を第２図に示す。
第６工程段においては異方性乾式エッチングにより窓を
通して形成された構造がレジスｌ−２の深いところに移
されると同時に上部樹脂層４が除去される。これによっ
て第３図に示した半導体物体１、その上のエッチングさ
れたレジスト２および窓５をもって構造化されたストッ
プ層３から成る構成が得られる。この第６工程段はＣＦ
４プラズマと完全に両立性のあるプラズマ、例えば０２
プラズマを使用して実施することができるから、ガス導
管の単純な切り換えによって第５工程段から第６工程段
に移ることができる。
第７工程段ではレジスト２内にエッチングにより形成さ
れた空領域が等方性乾式エッチングにより第４図に示す
ように拡げられる。第４図には始めに作られたエッチ溝
の壁５０が破線で示されている。レジスト２内の孔の拡
大はひきはがし法に適した上縁端がこのレジストに形成
されるように行われる。
第８工程段においては更に異方性乾式エッチングによっ
てレジスト２がより深くエッチングされ、第５図に示す
ように窓の投影６がレジスト２の半導体物体１に向かっ
た層部分に作られる。これによって半導体材料の表面が
露出し、この露出区域の寸法は第４工程段において確定
された構造の寸法に一致する。第９工程段においてスト
ップ層３が除去されて第５図の構造となる。
このようにして構造化された樹脂層には第６図に示すよ
うに金属を蒸着することができる。金属化層の第１の部
分７は半導体物体１上に残されるのに対して、レジスト
２上の第２の部分８と第３の部分９は引きはがし法によ
って除去される。このようにしてマツシュルーム形の断
面と充分短いゲート長を示すゲート金属化部分が得られ
る。
上記の製法の拡張として第１工程段の前に半導体材料上
に窒化シリコンのベース層２０を設けることができる。
このベース層２０は半導体物体ｌの半導体層構造の製作
過程例えばイオン注入の回復過程に必要となり得るもの
であって、厚さは約５０ｎｍである。この場合第９工程
段ではベース層２０への窓の投影６が異方性エッチング
によって半導体材料の表面に達するまで拡げられる。こ
のエッチング処理は湿化学式でも行われ、この場合レジ
スト２の下層部分の構造がエッチング・マスクとして使
用される。別の変更としては第６工程段において等方性
エッチングを実施する。この場合第６工程段で上の樹脂
層４が除去され、ずでに第７工程段がこの段階で同時に
実施される。
〔発明の効果〕
この発明の方法の１つの利点は、三層構造の工作に対す
る技術的可能性が充分良く知られていることである。
次に重要な利点は、深く構造化され従って平坦ではない
半導体表面も使用されたレジスｌ−２が厚いためその形
状を平面化することができるから、薄い上部樹脂Ｎ４を
平面形にとりつけ、例えば電子線リソグラフィにより簡
便に構造化することができる点に見られる。この場合２
００　ｎｍ以下の構造幅が達成されるが、これは非平面
半導体表面の深部区域に置かれた一定しない厚さの樹脂
層の構造化に際しては不可能であった。
この発明の第３の利点は、上部樹脂層の構造が異方性エ
ッチングによって自己調整形に半導体材料の表面にまで
移されることである。
第４の利点は、酸素プラズマのストップＮ３に使用され
た窒化シリコンとレジスト２に対する高度の選択性に基
づき構造が測定可能な寸法差を伴うことなく移される点
に見られる。レジスト２にあけられた孔の断面の拡大は
エッチングパラメータ（圧力、プラグ流、バイアス電圧
）の変化だけによって達成される。
第５の利点は、単一の照射ならびに現像過程だけが予定
されていることである。
第６の利点としては、上部樹脂層４の構造化の後に続く
工程は１つの反応室内で中断無しに実施できることが挙
げられる。このことはＣＦ、プラズマと０２プラズマが
完全で両立性であって、ストップ層３とレジスト２が中
断無くエッチング可能であることに基づく。場合によっ
てはガス導管を切り換えるだけでよい。
第７の利点は、例えばイオン注入の回復過程に対して必
要な窒化シリコンのベースＮ２０を設けることができ、
又このベース層２０がレジスト２の構造化と同じ工程段
においてエッチング除去されることである。
第８の利点としては、レジスト２に作られる孔の断面形
状が広い範囲で選択可能であることである。これはこの
発明による等方性エッチング工程段列の継続時間と順序
が可変であることに基づく。
【図面の簡単な説明】
第１図ないし第３図は半導体物体上の樹脂層に窓をあけ
る際の３つの工程段における断面形状を示し、第４図と
第５図はエッチングされた孔をマツシュルーム形に拡大
する際の２つの工程段における断面形状を示し、第６図
はこの発明の方法によって作られた樹脂層を備える半導
体物体の金属蒸着後の断面形状を示す。 １・・・半導体物体 ２・・・レジスト ３・・・ストップ層 ４・・・上部樹脂層 ５・・・窓

Claims (1)

  1. 【特許請求の範囲】 １）半導体材料上にこの半導体に向かって縮小する通孔
    をもつ樹脂構造を形成するため、 第１工程段においてレジスト（２）が設け られること、 第２工程段においてストップ層（３）が設 けられること、 第３工程段において上方の樹脂層（４）が 設けられること、 第４工程段において目的とする通孔の足部 に等しい寸法の窓（５）があけられること、第５工程段
    において異方性乾式エッチング により窓（５）がストップ層（３）に移されること、 第６工程段においてこのストップ層に作ら れた窓が異方性エッチングによりレジスト（２）に移さ
    れ、その際レジスト（２）にエッチング除去された区域
    が形成され又上部の樹脂層（４）が除去されること、 第７工程段においてレジスト（２）からエ ッチング除去された区域が等方性乾式エッチングにより
    所定の深さまで拡げられること、第８工程段において異
    方性乾式エッチング によりレジスト（２）の半導体材料に向かった層部分へ
    の窓の投影（６）がその境界面に至るまで作られるごと
    、 第９工程段においてストップ層（３）が除 去されること を特徴とする半導体材料上の樹脂構造の形成方法。 ２）レジスト層が６００ないし１０００ｎｍの厚さに設
    けられること、 ストップ層（３）が２０ないし４０ｎｍの 厚さに設けられること、 上方の樹脂層（４）が２００ないし４００ ｎｍの厚さに設けられること を特徴とする請求項１記載の方法。 ３）半導体材料が主としてＧａＡｓであること、レジス
    ト（２）がＯｌｉｎ　ＨｕｎｔのＨＰＲ２０４であるこ
    と、 上方の樹脂層（４）がポリメチルメタクリ レートであること を特徴とする請求項１又は２記載の方法。 ４）第１工程段の前に窒化シリコンのベース層（２０）
    が設けられること、 第９工程段において付加的に異方性エッチ ングにより窓の投影（６）が半導体材料の表面まで延長
    されること を特徴とする請求項１ないし３の１つに記載の方法。 ５）ストップ層（３）が窒化シリコンであることを特徴
    とする請求項１ないし４の１つに記載の方法。
JP1191215A 1988-07-28 1989-07-24 半導体材料上の樹脂構造の形成方法 Pending JPH0269936A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE3825729.7 1988-07-28
DE3825729 1988-07-28

Publications (1)

Publication Number Publication Date
JPH0269936A true JPH0269936A (ja) 1990-03-08

Family

ID=6359803

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1191215A Pending JPH0269936A (ja) 1988-07-28 1989-07-24 半導体材料上の樹脂構造の形成方法

Country Status (4)

Country Link
US (1) US4980316A (ja)
EP (1) EP0352736B1 (ja)
JP (1) JPH0269936A (ja)
DE (1) DE58907210D1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5917608A (en) * 1996-04-30 1999-06-29 Fuji Photo Film Co., Ltd. Surface plasmon sensor

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5155053A (en) * 1991-05-28 1992-10-13 Hughes Aircraft Company Method of forming t-gate structure on microelectronic device substrate
US5308415A (en) * 1992-12-31 1994-05-03 Chartered Semiconductor Manufacturing Pte Ltd. Enhancing step coverage by creating a tapered profile through three dimensional resist pull back
US5482894A (en) * 1994-08-23 1996-01-09 Texas Instruments Incorporated Method of fabricating a self-aligned contact using organic dielectric materials
KR0170498B1 (ko) * 1995-11-21 1999-03-30 양승택 T형 게이트 전극의 형성방법
US5750441A (en) * 1996-05-20 1998-05-12 Micron Technology, Inc. Mask having a tapered profile used during the formation of a semiconductor device
DE19717363C2 (de) * 1997-04-24 2001-09-06 Siemens Ag Herstellverfahren für eine Platinmetall-Struktur mittels eines Lift-off-Prozesses und Verwendung des Herstellverfahrens
US6873087B1 (en) 1999-10-29 2005-03-29 Board Of Regents, The University Of Texas System High precision orientation alignment and gap control stages for imprint lithography processes
US6921615B2 (en) 2000-07-16 2005-07-26 Board Of Regents, The University Of Texas System High-resolution overlay alignment methods for imprint lithography
EP2270592B1 (en) 2000-07-17 2015-09-02 Board of Regents, The University of Texas System Method of forming a pattern on a substrate
US7008832B1 (en) 2000-07-20 2006-03-07 Advanced Micro Devices, Inc. Damascene process for a T-shaped gate electrode
US6319802B1 (en) 2000-07-20 2001-11-20 Advanced Micro Devices, Inc. T-gate formation using modified damascene processing with two masks
US6255202B1 (en) 2000-07-20 2001-07-03 Advanced Micro Devices, Inc. Damascene T-gate using a spacer flow
US6417084B1 (en) 2000-07-20 2002-07-09 Advanced Micro Devices, Inc. T-gate formation using a modified conventional poly process
US6954275B2 (en) 2000-08-01 2005-10-11 Boards Of Regents, The University Of Texas System Methods for high-precision gap and orientation sensing between a transparent template and substrate for imprint lithography
US6313019B1 (en) 2000-08-22 2001-11-06 Advanced Micro Devices Y-gate formation using damascene processing
US6403456B1 (en) 2000-08-22 2002-06-11 Advanced Micro Devices, Inc. T or T/Y gate formation using trim etch processing
JP2004523906A (ja) 2000-10-12 2004-08-05 ボード・オブ・リージエンツ，ザ・ユニバーシテイ・オブ・テキサス・システム 室温かつ低圧マイクロおよびナノ転写リソグラフィのためのテンプレート
US6964793B2 (en) 2002-05-16 2005-11-15 Board Of Regents, The University Of Texas System Method for fabricating nanoscale patterns in light curable compositions using an electric field
US7037639B2 (en) 2002-05-01 2006-05-02 Molecular Imprints, Inc. Methods of manufacturing a lithography template
US6926929B2 (en) 2002-07-09 2005-08-09 Molecular Imprints, Inc. System and method for dispensing liquids
US6900881B2 (en) 2002-07-11 2005-05-31 Molecular Imprints, Inc. Step and repeat imprint lithography systems
US7077992B2 (en) 2002-07-11 2006-07-18 Molecular Imprints, Inc. Step and repeat imprint lithography processes
US6932934B2 (en) 2002-07-11 2005-08-23 Molecular Imprints, Inc. Formation of discontinuous films during an imprint lithography process
US7019819B2 (en) 2002-11-13 2006-03-28 Molecular Imprints, Inc. Chucking system for modulating shapes of substrates
US6908861B2 (en) 2002-07-11 2005-06-21 Molecular Imprints, Inc. Method for imprint lithography using an electric field
US7070405B2 (en) 2002-08-01 2006-07-04 Molecular Imprints, Inc. Alignment systems for imprint lithography
US6916584B2 (en) 2002-08-01 2005-07-12 Molecular Imprints, Inc. Alignment methods for imprint lithography
US7027156B2 (en) 2002-08-01 2006-04-11 Molecular Imprints, Inc. Scatterometry alignment for imprint lithography
US7071088B2 (en) 2002-08-23 2006-07-04 Molecular Imprints, Inc. Method for fabricating bulbous-shaped vias
US8349241B2 (en) 2002-10-04 2013-01-08 Molecular Imprints, Inc. Method to arrange features on a substrate to replicate features having minimal dimensional variability
US6980282B2 (en) 2002-12-11 2005-12-27 Molecular Imprints, Inc. Method for modulating shapes of substrates
US6929762B2 (en) 2002-11-13 2005-08-16 Molecular Imprints, Inc. Method of reducing pattern distortions during imprint lithography processes
US6871558B2 (en) 2002-12-12 2005-03-29 Molecular Imprints, Inc. Method for determining characteristics of substrate employing fluid geometries
US7452574B2 (en) 2003-02-27 2008-11-18 Molecular Imprints, Inc. Method to reduce adhesion between a polymerizable layer and a substrate employing a fluorine-containing layer
US7122079B2 (en) 2004-02-27 2006-10-17 Molecular Imprints, Inc. Composition for an etching mask comprising a silicon-containing material
US7179396B2 (en) 2003-03-25 2007-02-20 Molecular Imprints, Inc. Positive tone bi-layer imprint lithography method
US7396475B2 (en) 2003-04-25 2008-07-08 Molecular Imprints, Inc. Method of forming stepped structures employing imprint lithography
US7157036B2 (en) 2003-06-17 2007-01-02 Molecular Imprints, Inc Method to reduce adhesion between a conformable region and a pattern of a mold
US7136150B2 (en) 2003-09-25 2006-11-14 Molecular Imprints, Inc. Imprint lithography template having opaque alignment marks
KR100529632B1 (ko) * 2003-10-01 2005-11-17 동부아남반도체 주식회사 반도체 소자 및 그 제조 방법
US7090716B2 (en) 2003-10-02 2006-08-15 Molecular Imprints, Inc. Single phase fluid imprint lithography method
US8211214B2 (en) 2003-10-02 2012-07-03 Molecular Imprints, Inc. Single phase fluid imprint lithography method
US8076386B2 (en) 2004-02-23 2011-12-13 Molecular Imprints, Inc. Materials for imprint lithography
US7906180B2 (en) 2004-02-27 2011-03-15 Molecular Imprints, Inc. Composition for an etching mask comprising a silicon-containing material
US7405162B2 (en) * 2004-09-22 2008-07-29 Tokyo Electron Limited Etching method and computer-readable storage medium
US7906058B2 (en) 2005-12-01 2011-03-15 Molecular Imprints, Inc. Bifurcated contact printing technique
US7803308B2 (en) 2005-12-01 2010-09-28 Molecular Imprints, Inc. Technique for separating a mold from solidified imprinting material
CN104317161A (zh) 2005-12-08 2015-01-28 分子制模股份有限公司 用于衬底双面图案形成的方法和系统
US7670530B2 (en) 2006-01-20 2010-03-02 Molecular Imprints, Inc. Patterning substrates employing multiple chucks
TW200801794A (en) 2006-04-03 2008-01-01 Molecular Imprints Inc Method of concurrently patterning a substrate having a plurality of fields and a plurality of alignment marks
US8850980B2 (en) 2006-04-03 2014-10-07 Canon Nanotechnologies, Inc. Tessellated patterns in imprint lithography
US8142850B2 (en) 2006-04-03 2012-03-27 Molecular Imprints, Inc. Patterning a plurality of fields on a substrate to compensate for differing evaporation times
US7802978B2 (en) 2006-04-03 2010-09-28 Molecular Imprints, Inc. Imprinting of partial fields at the edge of the wafer
US8012395B2 (en) 2006-04-18 2011-09-06 Molecular Imprints, Inc. Template having alignment marks formed of contrast material
US7547398B2 (en) 2006-04-18 2009-06-16 Molecular Imprints, Inc. Self-aligned process for fabricating imprint templates containing variously etched features

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4372034B1 (en) * 1981-03-26 1998-07-21 Intel Corp Process for forming contact openings through oxide layers
DE3215411A1 (de) * 1982-04-24 1983-10-27 Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt Verfahren zum herstellen von oeffnungen mit hilfe einer maske in einer auf einer unterlage befindlichen schicht
US4440804A (en) * 1982-08-02 1984-04-03 Fairchild Camera & Instrument Corporation Lift-off process for fabricating self-aligned contacts
US4495220A (en) * 1983-10-07 1985-01-22 Trw Inc. Polyimide inter-metal dielectric process
US4522681A (en) * 1984-04-23 1985-06-11 General Electric Company Method for tapered dry etching
US4560436A (en) * 1984-07-02 1985-12-24 Motorola, Inc. Process for etching tapered polyimide vias
US4523976A (en) * 1984-07-02 1985-06-18 Motorola, Inc. Method for forming semiconductor devices
JPS62174945A (ja) * 1986-01-28 1987-07-31 Rohm Co Ltd 半導体装置の配線形成方法
JPS63213930A (ja) * 1987-03-02 1988-09-06 Nec Corp 半導体装置の製造方法
WO1989002652A1 (en) * 1987-09-14 1989-03-23 Hughes Aircraft Company Processes for preparing t-gate and transistor, and t-gate and transistor fabricated thereby
DE3839770A1 (de) * 1988-11-25 1990-05-31 Licentia Gmbh Verfahren zur herstellung von gate-elektroden

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5917608A (en) * 1996-04-30 1999-06-29 Fuji Photo Film Co., Ltd. Surface plasmon sensor

Also Published As

Publication number Publication date
EP0352736B1 (de) 1994-03-16
DE58907210D1 (de) 1994-04-21
EP0352736A2 (de) 1990-01-31
US4980316A (en) 1990-12-25
EP0352736A3 (de) 1991-03-27

Similar Documents

Publication Publication Date Title
JPH0269936A (ja) 半導体材料上の樹脂構造の形成方法
CN100472714C (zh) 用于制造硬掩模的方法
US6716761B2 (en) Method of forming fine patterns
TW201721293A (zh) 次解析度基板圖案化所用之蝕刻遮罩的形成方法
US4496419A (en) Fine line patterning method for submicron devices
US5294296A (en) Method for manufacturing a contact hole of a semiconductor device
KR20050065745A (ko) 반도체 소자의 패턴 형성 방법
TW200941573A (en) Method for manufacturing semiconductor device
TWI229377B (en) Method for forming cavities having different aspect ratios
JPH05230679A (ja) マイクロ工学的要素の製造方法
KR101310668B1 (ko) 다단계 기판 식각 방법 및 이를 이용하여 제조된테라헤르츠 발진기
CN110890312B (zh) 狭缝结构及其制备方法、半导体存储器件及制备方法
JP3274448B2 (ja) ステンシルマスクの製造方法
JP4026414B2 (ja) 表面パターニング方法
KR100256810B1 (ko) 반도체소자의 콘택홀 형성방법
JPH06104206A (ja) 半導体装置の製造方法および製造装置
CN120784159A (zh) 一种半导体结构及其形成方法
KR0163742B1 (ko) T형 게이트의 형성방법
KR19990081061A (ko) 반도체장치의 미세 콘택홀 형성방법
KR100382548B1 (ko) 반도체 소자의 제조방법
KR0141965B1 (ko) 금속층 경사에칭방법
JPH03206625A (ja) 半導体装置の製造方法
JPS62181447A (ja) 半導体装置の製造方法
KR20010063506A (ko) 반도체 소자의 티 게이트 제조 방법
JPH04365332A (ja) 半導体装置の製造方法