JPH0269972A - 半導体集積装置 - Google Patents
半導体集積装置Info
- Publication number
- JPH0269972A JPH0269972A JP63221925A JP22192588A JPH0269972A JP H0269972 A JPH0269972 A JP H0269972A JP 63221925 A JP63221925 A JP 63221925A JP 22192588 A JP22192588 A JP 22192588A JP H0269972 A JPH0269972 A JP H0269972A
- Authority
- JP
- Japan
- Prior art keywords
- elements
- same
- resistance
- dummy
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/209—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only resistors
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は高精度のアナログ回路を有する半導体集積装置
上の素子の配置方法に関する。
上の素子の配置方法に関する。
［従来の技術］
Ｄ／Ａ変換回路、Ａ／Ｄ変換回路等アナログ回路の中で
オペアンプと抵抗素子・容量素子等のイこの時入力イン
ピーダンス４３ （Ｚ、）や帰還インピーダンス４４
（Ｚ２）は抵抗素子・容量素子などが用いられるが例え
ば抵抗素子を用いて３倍の増幅回路を構成する場合、 Ｚ２＝Ｒ Ｚ、＝Ｒ／３ （３本並列に接続する）として全く同
一構造の抵抗素子４本を用意する。
オペアンプと抵抗素子・容量素子等のイこの時入力イン
ピーダンス４３ （Ｚ、）や帰還インピーダンス４４
（Ｚ２）は抵抗素子・容量素子などが用いられるが例え
ば抵抗素子を用いて３倍の増幅回路を構成する場合、 Ｚ２＝Ｒ Ｚ、＝Ｒ／３ （３本並列に接続する）として全く同
一構造の抵抗素子４本を用意する。
半導体集積回路上に実現する場合、ある基本長の抵抗素
子に対し％の長さの抵抗素子を用いて、抵抗値を％にそ
ろえることは難しい。そこで第２図の様に同一構造で同
一間隔で同一方向に配置された素子を並列接続すること
によって正確な抵抗比を実現しようとしていた。
子に対し％の長さの抵抗素子を用いて、抵抗値を％にそ
ろえることは難しい。そこで第２図の様に同一構造で同
一間隔で同一方向に配置された素子を並列接続すること
によって正確な抵抗比を実現しようとしていた。
［発明が解決しようとする課題］
しかし第２図の様な配置方法をしても素子３１．３４の
様に別の端に配置された素子は、隣接しているトランジ
スタ３７や、別電源系のウェル３８等周辺回路の影響に
より素子３１．３４と素子３２．３３の電気的特性に差
が生じ正確な抵抗比を得にくいという問題点を有してい
た。
様に別の端に配置された素子は、隣接しているトランジ
スタ３７や、別電源系のウェル３８等周辺回路の影響に
より素子３１．３４と素子３２．３３の電気的特性に差
が生じ正確な抵抗比を得にくいという問題点を有してい
た。
そこで本発明は上記問題点を簡単な付加操作で素子の電
気的特性を同じくして、より精度の高いアナログ回路を
実現することを目的とする。
気的特性を同じくして、より精度の高いアナログ回路を
実現することを目的とする。
［課題を解決するための手段］
上記問題点を解決する為、本発明の半導体集積装置は、
半導体基板上に同一もしくは類似構造で同一サイズの複
数の抵抗素子を一定の規則で配置した抵抗素子群に対し
、配列の少なくとも片端に前記抵抗素子群の配列規則と
同一の規則で同一もしくは類似構造で同一サイズのダミ
ー抵抗素子を設けたことを特徴とする。
半導体基板上に同一もしくは類似構造で同一サイズの複
数の抵抗素子を一定の規則で配置した抵抗素子群に対し
、配列の少なくとも片端に前記抵抗素子群の配列規則と
同一の規則で同一もしくは類似構造で同一サイズのダミ
ー抵抗素子を設けたことを特徴とする。
［作 用］
抵抗、容量素子等の受動素子の電気的特性を等しくする
目的で、同一規則の配列に配置しても、パターンが格子
状に並んでいるためウェハーを露光する時の光の回折現
象により配列の中と外側ではレジストの感光具合が異な
る、又製造工程中のエツチングの進み具合がやはり配列
の中と外側で異なるなどの原因により、配列の端に位置
する受動素子は電気的特性に異が生じる。そこで配列の
端に実際には回路上で使用しないダミー素子を設けてお
くことにより、上記問題点を回避できる。
目的で、同一規則の配列に配置しても、パターンが格子
状に並んでいるためウェハーを露光する時の光の回折現
象により配列の中と外側ではレジストの感光具合が異な
る、又製造工程中のエツチングの進み具合がやはり配列
の中と外側で異なるなどの原因により、配列の端に位置
する受動素子は電気的特性に異が生じる。そこで配列の
端に実際には回路上で使用しないダミー素子を設けてお
くことにより、上記問題点を回避できる。
［実 施 例］
本発明の実施例を第１図をもとに説明する。
素子２１〜２６は同じ構造同じサイズを持った拡散抵抗
素子で、全て同じ方向、同じ間隔（距離Ｌ）で配置され
ており、抵抗値はＲである。素子２１．２２．２３は３
本並列接続され、Ｚ、（＝Ｒ／３）として動作する。素
子２４は１本で使用されＺ２ （＝Ｒ）として動作す
る。素子２５．２６は抵抗値Ｒであるが、他の素子と接
続はされずダミー抵抗として動作する。ただし他の抵抗
素子と同じ位置にコンタクトは設けておく。さらに基板
電位を安定させる為、ストッパー２９を全ての抵抗素子
の周辺へ全ての抵抗素子から同じ距離になる様に配置し
ておく。
素子で、全て同じ方向、同じ間隔（距離Ｌ）で配置され
ており、抵抗値はＲである。素子２１．２２．２３は３
本並列接続され、Ｚ、（＝Ｒ／３）として動作する。素
子２４は１本で使用されＺ２ （＝Ｒ）として動作す
る。素子２５．２６は抵抗値Ｒであるが、他の素子と接
続はされずダミー抵抗として動作する。ただし他の抵抗
素子と同じ位置にコンタクトは設けておく。さらに基板
電位を安定させる為、ストッパー２９を全ての抵抗素子
の周辺へ全ての抵抗素子から同じ距離になる様に配置し
ておく。
この様な配置方法により増幅回路を構成すると第３図に
おいて、入力電圧４１ （Ｖ ＩＮ）と出力電圧４２
（Ｖｏｕｔ ）の関係は、 となる。この時素子２１．２２．２３．２４はダミー抵
抗２５．２６がある為、製造工程中のエツチングの進み
方及び拡散の深さ・広がり方が等しくなり、従って電気
的特性が均一となる為、Ｚ２ ：Ｚ＋＝３：１
−・・ （１１）という抵抗比の精度が向上する。よ
って、ＶＯＵＴ ＝ ３ ＊ Ｖ ＩＮ ・
・・ （１２）となり増幅回路としての性能が向上する
。
おいて、入力電圧４１ （Ｖ ＩＮ）と出力電圧４２
（Ｖｏｕｔ ）の関係は、 となる。この時素子２１．２２．２３．２４はダミー抵
抗２５．２６がある為、製造工程中のエツチングの進み
方及び拡散の深さ・広がり方が等しくなり、従って電気
的特性が均一となる為、Ｚ２ ：Ｚ＋＝３：１
−・・ （１１）という抵抗比の精度が向上する。よ
って、ＶＯＵＴ ＝ ３ ＊ Ｖ ＩＮ ・
・・ （１２）となり増幅回路としての性能が向上する
。
第４図はダミー素子群の別の配置例である。もしチップ
面積上杵されるならばダミー素子群４８を使用する素子
群４９の上下左右へ配置すればさらに抵抗比の精度は向
上する。
面積上杵されるならばダミー素子群４８を使用する素子
群４９の上下左右へ配置すればさらに抵抗比の精度は向
上する。
又本実施例では素子２５．２６をダミー素子としたが、
素子２１〜２４を使用する回路とは別の回路系で使用し
ても、素子２１〜２４の特性の均一性は失われない。こ
の様に素子２１と２５の特性を厳密に合わせなくても良
い場合、ダミー素子２５．２６の分だけチップ面積がむ
だにならずに済む。
素子２１〜２４を使用する回路とは別の回路系で使用し
ても、素子２１〜２４の特性の均一性は失われない。こ
の様に素子２１と２５の特性を厳密に合わせなくても良
い場合、ダミー素子２５．２６の分だけチップ面積がむ
だにならずに済む。
第５図は使用素子群とダミー素子群５１の別の配置例で
ある。使用する素子５２〜５５と５６〜５９を二列に分
けて配置し、素子５２．５５．５６．５９の外側にダミ
ー素子６０．６１．６２．６３を配置する。
ある。使用する素子５２〜５５と５６〜５９を二列に分
けて配置し、素子５２．５５．５６．５９の外側にダミ
ー素子６０．６１．６２．６３を配置する。
上記実施例では抵抗素材として拡散抵抗を説明したが、
ポリシリコン抵抗でも同様の効果がある。
ポリシリコン抵抗でも同様の効果がある。
さらに本発明の構成方法は抵抗素子のみならず容量素子
、コイル、トランジスタ等へも適用可能である。
、コイル、トランジスタ等へも適用可能である。
本発明の実施例をもう一つ述べておく。第６図はラダー
抵抗器Ｄ／Ａ変換回路図である。３ビツトのデジタルデ
ータ信号７３．７４．７５により基準電圧７０ （Ｖ
ＩＮ）を８段階に分は出力電圧７１（ＶＯＩＩＴ）とし
て取り出す。
抵抗器Ｄ／Ａ変換回路図である。３ビツトのデジタルデ
ータ信号７３．７４．７５により基準電圧７０ （Ｖ
ＩＮ）を８段階に分は出力電圧７１（ＶＯＩＩＴ）とし
て取り出す。
さらに詳しく動作を説明する。素子８０〜８７は本発明
の構成法によって配置された抵抗素子で、（第１図の配
置を拡張し、１３本の素子の内両端の２本をダミー素子
とする）、素子８０〜８３・８７は抵抗値Ｒとし、素子
８４〜８６は２本を直列接続して抵抗値２Ｒとする。そ
してトランジスタスイッチ７６〜７８・８８〜９０のオ
ン抵抗に対してＲの値を１００倍以上太き（設定し、ト
ランジスタスイッチのオン抵抗を無視できる様に定数設
定をしておく。するとデジタル信号７３〜７５の°°Ｈ
°°、” Ｌ ”にかかわらず、Ｉ＋＋＝Ｉｏ ＋Ｉ＋
ｏ＝２ Ｉｏ ＝１１ ・・ （１３）■、□＝Ｌ
＋ＩＩｌ：２Ｉ＋ ＝Ｉ２・・（１４）ＩＩＮ＝１２＋
Ｉ＋□＝２Ｉ２＝ＩＩＮ・・ （１５）（但し素子８１
〜８６を流れる電流を各々Ｌｏ、ＩＩＩ、ＩＩＩ１、工
。、Ｉ−、Ｉ２．又信号７０より流れ込む電流をＩＩＮ
とする） つまり工。＝ｉとすると Ｉ ＋ ＝ ２１ ・
・ ・ （１７）Ｉ２ ＝４ｉ
・ ・ ・ 〔１８）となり信号７０から信号７
２に流れる電流ＩｓはＩ ｓ＝４ ｉ ＊Ｄ７Ｓ＋２
ｉ ＊Ｄ７４＋ ｉ Ｄ７ａ・・ （１９） となる。（例えば信号７５が°°Ｈ°゛ならＤ７５＝１
、” Ｌ ”ならばＤ７．＝φとする）よって出力電圧
はＩｓと抵抗素子８０によって決まり、上式％式％） ここで例えば素子８６の抵抗値が他の素子の抵抗値より
大きくなると、デジタルデータＤ７２、Ｄ７４、Ｄ ｔ
５に対する出力電圧特性の直線性が劣る。そこで本発明
の配置方法を適用することにより、素子８０〜８６の抵
抗値が均一になり、Ｄ／Ａ変換器としての性能が向上す
る。
の構成法によって配置された抵抗素子で、（第１図の配
置を拡張し、１３本の素子の内両端の２本をダミー素子
とする）、素子８０〜８３・８７は抵抗値Ｒとし、素子
８４〜８６は２本を直列接続して抵抗値２Ｒとする。そ
してトランジスタスイッチ７６〜７８・８８〜９０のオ
ン抵抗に対してＲの値を１００倍以上太き（設定し、ト
ランジスタスイッチのオン抵抗を無視できる様に定数設
定をしておく。するとデジタル信号７３〜７５の°°Ｈ
°°、” Ｌ ”にかかわらず、Ｉ＋＋＝Ｉｏ ＋Ｉ＋
ｏ＝２ Ｉｏ ＝１１ ・・ （１３）■、□＝Ｌ
＋ＩＩｌ：２Ｉ＋ ＝Ｉ２・・（１４）ＩＩＮ＝１２＋
Ｉ＋□＝２Ｉ２＝ＩＩＮ・・ （１５）（但し素子８１
〜８６を流れる電流を各々Ｌｏ、ＩＩＩ、ＩＩＩ１、工
。、Ｉ−、Ｉ２．又信号７０より流れ込む電流をＩＩＮ
とする） つまり工。＝ｉとすると Ｉ ＋ ＝ ２１ ・
・ ・ （１７）Ｉ２ ＝４ｉ
・ ・ ・ 〔１８）となり信号７０から信号７
２に流れる電流ＩｓはＩ ｓ＝４ ｉ ＊Ｄ７Ｓ＋２
ｉ ＊Ｄ７４＋ ｉ Ｄ７ａ・・ （１９） となる。（例えば信号７５が°°Ｈ°゛ならＤ７５＝１
、” Ｌ ”ならばＤ７．＝φとする）よって出力電圧
はＩｓと抵抗素子８０によって決まり、上式％式％） ここで例えば素子８６の抵抗値が他の素子の抵抗値より
大きくなると、デジタルデータＤ７２、Ｄ７４、Ｄ ｔ
５に対する出力電圧特性の直線性が劣る。そこで本発明
の配置方法を適用することにより、素子８０〜８６の抵
抗値が均一になり、Ｄ／Ａ変換器としての性能が向上す
る。
［発明の効果］
本発明は、複数の抵抗、容量、トランジスタ等の回路素
子を使う場合において、簡単なダミー素子を設けるとい
う簡単な追加操作により、ダミー素子にはさまれた全て
の素子の電気的特性を均一にし、回路の性能を向上する
ことができる。
子を使う場合において、簡単なダミー素子を設けるとい
う簡単な追加操作により、ダミー素子にはさまれた全て
の素子の電気的特性を均一にし、回路の性能を向上する
ことができる。
又本発明はプロセス技術が変わっても適用できるもので
高精度アナログ回路を実現する上で極めて応用範囲が広
い。
高精度アナログ回路を実現する上で極めて応用範囲が広
い。
第１図は本発明による回路素子の配置図、第２図は従来
の回路素子配置図、第３図は増幅回路図、第４図は、本
発明によるダミー素子配置図、第５図は本発明による他
のダミー素子配置図、第６図はラダー抵抗型Ｄ／Ａ変換
回路図である。 以上
の回路素子配置図、第３図は増幅回路図、第４図は、本
発明によるダミー素子配置図、第５図は本発明による他
のダミー素子配置図、第６図はラダー抵抗型Ｄ／Ａ変換
回路図である。 以上
Claims (1)
- 半導体基板上に、同一もしくは類似構造で同一サイズ
の複数の抵抗素子を一定の規則で配置した抵抗素子群に
対し、配列の少なくとも片端に前記抵抗素子群の配列規
則と同一の規則で、同一もしくは類似構造で同一サイズ
のダミー抵抗素子を設けたことを特徴とする半導体集積
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63221925A JP3028420B2 (ja) | 1988-09-05 | 1988-09-05 | 半導体集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63221925A JP3028420B2 (ja) | 1988-09-05 | 1988-09-05 | 半導体集積装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0269972A true JPH0269972A (ja) | 1990-03-08 |
| JP3028420B2 JP3028420B2 (ja) | 2000-04-04 |
Family
ID=16774307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63221925A Expired - Lifetime JP3028420B2 (ja) | 1988-09-05 | 1988-09-05 | 半導体集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3028420B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008111208A1 (ja) * | 2007-03-15 | 2008-09-18 | Fujitsu Microelectronics Limited | 半導体集積回路 |
| JP2009206122A (ja) * | 2008-02-26 | 2009-09-10 | Ricoh Co Ltd | 半導体装置 |
| US8044450B2 (en) * | 2005-04-05 | 2011-10-25 | Kabushiki Kaisha Toshiba | Semiconductor device with a non-volatile memory and resistor |
| US8225240B2 (en) | 2008-04-10 | 2012-07-17 | Renesas Electronics Corporation | Semiconductor device |
| US8604589B2 (en) * | 2005-07-29 | 2013-12-10 | Seiko Instruments Inc. | Semiconductor device of polycrystalline silicon resistors |
| JP2014099639A (ja) * | 2014-01-15 | 2014-05-29 | Renesas Electronics Corp | 半導体装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57128949A (en) * | 1981-02-04 | 1982-08-10 | Hitachi Ltd | Electric resistance device |
| JPS57202774A (en) * | 1982-03-29 | 1982-12-11 | Nec Corp | Semiconductor device |
| JPS5821365A (ja) * | 1982-03-29 | 1983-02-08 | Nec Corp | 半導体集積回路装置 |
| JPS6221260A (ja) * | 1985-07-19 | 1987-01-29 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1988
- 1988-09-05 JP JP63221925A patent/JP3028420B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57128949A (en) * | 1981-02-04 | 1982-08-10 | Hitachi Ltd | Electric resistance device |
| JPS57202774A (en) * | 1982-03-29 | 1982-12-11 | Nec Corp | Semiconductor device |
| JPS5821365A (ja) * | 1982-03-29 | 1983-02-08 | Nec Corp | 半導体集積回路装置 |
| JPS6221260A (ja) * | 1985-07-19 | 1987-01-29 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8044450B2 (en) * | 2005-04-05 | 2011-10-25 | Kabushiki Kaisha Toshiba | Semiconductor device with a non-volatile memory and resistor |
| US8604589B2 (en) * | 2005-07-29 | 2013-12-10 | Seiko Instruments Inc. | Semiconductor device of polycrystalline silicon resistors |
| WO2008111208A1 (ja) * | 2007-03-15 | 2008-09-18 | Fujitsu Microelectronics Limited | 半導体集積回路 |
| JP5093224B2 (ja) * | 2007-03-15 | 2012-12-12 | 富士通セミコンダクター株式会社 | 半導体集積回路 |
| US8637906B2 (en) | 2007-03-15 | 2014-01-28 | Fujitsu Semiconductor Limited | Semiconductor integrated circuit having polysilicon members |
| JP2009206122A (ja) * | 2008-02-26 | 2009-09-10 | Ricoh Co Ltd | 半導体装置 |
| US8225240B2 (en) | 2008-04-10 | 2012-07-17 | Renesas Electronics Corporation | Semiconductor device |
| JP2014099639A (ja) * | 2014-01-15 | 2014-05-29 | Renesas Electronics Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3028420B2 (ja) | 2000-04-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS61210723A (ja) | デジタル‐アナログ変換器 | |
| US4549131A (en) | Semiconductor device and technique which employs normally unused interconnection elements as resistor circuit elements | |
| US3890610A (en) | High-precision digital-to-analog converters | |
| JP3028420B2 (ja) | 半導体集積装置 | |
| US3772536A (en) | Digital cell for large scale integration | |
| JPH0567083B2 (ja) | ||
| US5220305A (en) | Semiconductor pressure sensor | |
| JPH0530072B2 (ja) | ||
| JPH0269969A (ja) | 半導体集積装置 | |
| JPH01248535A (ja) | セミカスタム集積回路 | |
| US4442399A (en) | Current source circuit | |
| JPS6022675Y2 (ja) | Ａｄ変換器 | |
| EP0035361A1 (en) | Semiconductor device using resistors each formed of one or more basic resistors of the same pattern | |
| JPH02122545A (ja) | セミカスタム半導体集積回路の設計方法 | |
| JP2653046B2 (ja) | リニアアレイ | |
| JPH08213913A (ja) | 分離形成された電圧分配用の抵抗領域を有するディジタル／アナログ変換器 | |
| JPH0578214B2 (ja) | ||
| JPH065788A (ja) | 半導体装置 | |
| WO1992019045A1 (en) | Precision digital-to-analog converter | |
| JP2823743B2 (ja) | 半導体集積装置 | |
| JP2605874B2 (ja) | Ｄ―ａ変換器 | |
| JPS6059413A (ja) | 電圧安定化集積回路装置 | |
| JPS61269357A (ja) | 半導体集積回路装置 | |
| JPS62159907A (ja) | モノリシツクマイクロ波増幅器 | |
| JPS6235661A (ja) | トリミング方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080204 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090204 Year of fee payment: 9 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090204 Year of fee payment: 9 |