JPH0270116A - チューニング制御回路 - Google Patents
チューニング制御回路Info
- Publication number
- JPH0270116A JPH0270116A JP22261188A JP22261188A JPH0270116A JP H0270116 A JPH0270116 A JP H0270116A JP 22261188 A JP22261188 A JP 22261188A JP 22261188 A JP22261188 A JP 22261188A JP H0270116 A JPH0270116 A JP H0270116A
- Authority
- JP
- Japan
- Prior art keywords
- station
- tuning
- control circuit
- signal
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 18
- 239000003990 capacitor Substances 0.000 claims description 11
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 235000013351 cheese Nutrition 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
- 238000010408 sweeping Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は無線受信機器の同調を制御するチューニング制
御回路に関し、特にテレビについてはチャネルの画面表
示をするチューニング制御回路にも関する。
御回路に関し、特にテレビについてはチャネルの画面表
示をするチューニング制御回路にも関する。
［従来の技術］
携帯型のテレビ等で、自動的に局検知を行なうチェ一二
ング、システムを内蔵したものが製品化されている。従
来のものではチューニング電圧の上下を制御するアップ
ダウン・カウンタが用意され、機器に付属するアップと
ダウン指定用のキーを操作し、それに対応してアップダ
ウン・カウンタのコードが上下し、さらにそのディジタ
ル・コード値をディジタル−アナログ変換（Ａ ／ Ｄ
変換）シ、チューニング電圧として電子チューナへ供給
する。電子チューナでは電圧／周波数変換をするための
バリキャップ・ダイオードが内蔵されており、先のチュ
ーニング電圧が印加される。そしてアップダウン・カウ
ンタによるチューニング電圧の掃引中に、ＡＦ’Ｔ電圧
（チューナ出力信号の工Ｆ周波数に対する周波数変動を
７Ｍ検波した電圧）の変化、同期信号の有無を検出して
局の検知を行うと、そこで掃引を停止させる。
ング、システムを内蔵したものが製品化されている。従
来のものではチューニング電圧の上下を制御するアップ
ダウン・カウンタが用意され、機器に付属するアップと
ダウン指定用のキーを操作し、それに対応してアップダ
ウン・カウンタのコードが上下し、さらにそのディジタ
ル・コード値をディジタル−アナログ変換（Ａ ／ Ｄ
変換）シ、チューニング電圧として電子チューナへ供給
する。電子チューナでは電圧／周波数変換をするための
バリキャップ・ダイオードが内蔵されており、先のチュ
ーニング電圧が印加される。そしてアップダウン・カウ
ンタによるチューニング電圧の掃引中に、ＡＦ’Ｔ電圧
（チューナ出力信号の工Ｆ周波数に対する周波数変動を
７Ｍ検波した電圧）の変化、同期信号の有無を検出して
局の検知を行うと、そこで掃引を停止させる。
ここでアップダウン・カウンタのディジタル・コードを
Ｄ ／ Ａ変換する方式は従来、二つある。
Ｄ ／ Ａ変換する方式は従来、二つある。
一つはＲ−２Ｒ等のはしご型に構成されたラダー抵抗群
によるＤ ／ Ａ変換器である。もう一つは、高周波ク
ロック信号を入力とするアップダウン・カウンタと同段
数のカウンタを用意し、同カウンタとアップダウン・カ
ウンタのコード一致を検出することにより、ＰＷＭ信号
（パルス幅変調信号）を発生し、さらにそのＰＷＭ信号
とローパス・フィルタに通して直流化するＤ ／ Ａ変
換器である［発明が解決しようとする課題］ しかしながら従来の技術では以下のよ５な課題があった
。
によるＤ ／ Ａ変換器である。もう一つは、高周波ク
ロック信号を入力とするアップダウン・カウンタと同段
数のカウンタを用意し、同カウンタとアップダウン・カ
ウンタのコード一致を検出することにより、ＰＷＭ信号
（パルス幅変調信号）を発生し、さらにそのＰＷＭ信号
とローパス・フィルタに通して直流化するＤ ／ Ａ変
換器である［発明が解決しようとする課題］ しかしながら従来の技術では以下のよ５な課題があった
。
ラダー抵抗群によるＤ ／ Ａ変換器でチューニング電
圧を発生する方法では、ラダー抵抗間の抵抗値のばらつ
きが極めて小さくなくてはいけない。
圧を発生する方法では、ラダー抵抗間の抵抗値のばらつ
きが極めて小さくなくてはいけない。
抵抗値がばらつくと、各ラダー抵抗にディジタル的Ｋ
ｒＨＪ 、 「Ｔ−」の電圧を与えているアップダウン
・カウンタの特にＭ Ｓ Ｂ （最大の重みを持つビッ
ト）の値の変化時に、Ｄ ／ Ａ変換器の出力が大きく
ふられる。これはチューニング誤動作につながる。
ｒＨＪ 、 「Ｔ−」の電圧を与えているアップダウン
・カウンタの特にＭ Ｓ Ｂ （最大の重みを持つビッ
ト）の値の変化時に、Ｄ ／ Ａ変換器の出力が大きく
ふられる。これはチューニング誤動作につながる。
ＰＷＭ方式によるＤ ／ Ａ変換器では、アップダウン
・カウンタ以外に、同数のビット数を持ち高速のクロッ
クを計数するカウンタが必要であり、同カウンタとアッ
プダウン・カウンタのフード−致を検出しなからＰＷＭ
信号を形成する。このように別のカウンタが必要となる
ことや、ＰＷＭ信号を平滑するローパスフィルタが必要
となることとにより回路規模が複雑かつ大きなものとな
る。
・カウンタ以外に、同数のビット数を持ち高速のクロッ
クを計数するカウンタが必要であり、同カウンタとアッ
プダウン・カウンタのフード−致を検出しなからＰＷＭ
信号を形成する。このように別のカウンタが必要となる
ことや、ＰＷＭ信号を平滑するローパスフィルタが必要
となることとにより回路規模が複雑かつ大きなものとな
る。
本発明は以上のような従来技術の課題を解決すぺ（なさ
れたものであり、その目的とするところは従来の自動チ
ー−ニングシステムに必要であったカウンタ類を削減し
、かつリニアに上昇／下降するチューニング電圧を発生
できるチューニング制御回路を提示することである。
れたものであり、その目的とするところは従来の自動チ
ー−ニングシステムに必要であったカウンタ類を削減し
、かつリニアに上昇／下降するチューニング電圧を発生
できるチューニング制御回路を提示することである。
口課題を解決するだめの手段］
以上の目的を達成するために、本発明では、（１）
α）容量Ｃの端子電圧に基き、電子チューナへチューニ
ング電圧を発生するチューニング制御回路において、 ｂ）容量Ｏを充電する第一の電流源、 Ｃ）容量Ｏを放電する第二の電流源、 ｄ）前記チューニング電圧の変化に対応して、放送局を
検知する局検知手段、 ｅ）局周波数の上下方向への探局開始設定手段を有し、 ｆ）前記探局開始設定手段による探局開始指示により、
前記第一もしくは第二の定電流源を動作せしめ、前記局
検知手段からの局検知信号により、前記定電流源動作を
禁止せしめることを特徴とするチューニング制御回路を
提示する。
α）容量Ｃの端子電圧に基き、電子チューナへチューニ
ング電圧を発生するチューニング制御回路において、 ｂ）容量Ｏを充電する第一の電流源、 Ｃ）容量Ｏを放電する第二の電流源、 ｄ）前記チューニング電圧の変化に対応して、放送局を
検知する局検知手段、 ｅ）局周波数の上下方向への探局開始設定手段を有し、 ｆ）前記探局開始設定手段による探局開始指示により、
前記第一もしくは第二の定電流源を動作せしめ、前記局
検知手段からの局検知信号により、前記定電流源動作を
禁止せしめることを特徴とするチューニング制御回路を
提示する。
［実施例］
以下、図面に基き本発明の一実施例を説明する第２図は
チューニング制御回路を搭載したテレビ受信機のブロッ
ク図である。２０１はチー−すであって・アンテナ（図
示せず）で受信された電波から所望の放送局のＲＦ倍信
号同調し、工ＩＩ’信号を発生する。２０２は１２回路
であって、映像と音声の信号を復調する。復調された映
像信号はクロマ回路２０６と同期制御回路２０４へ供給
される。２０３はクロマ回路であって、映像信号からさ
らに赤（Ｒ）、緑（Ｇ）、青（Ｂ）の色信号を復調する
。２０４は同期制御回路であって、映像信号から同期信
号を分離し、内部に構成されたＰＬＬ回路により、後述
のＸドライバ２０５．Ｘドライバ２０６へ各種のタイミ
ング信号を供給する。２０５はＸドライバであって表示
部２０７へＲ，Ｇ、Ｅ信号を基に信号側駆動信号を発生
する２０６はＸドライバであって、表示部２０７へ走査
側駆動信号を発生する。２０７は表示部であって、液晶
等のデバイスが用いられている。２０８はＡＦＴ検出回
路であって、１１回路２０２から工Ｆ信号を受け、正規
の１２周波数（例えば日本では５ ａ ７５ Ｍ Ｈｚ
）に対するＩＰ信号周波数の周波数差をＦＭ検波し、
８字特性のＡＦＴ信号を作成する。さらにそのＡＦＴ信
号を電位の異なる二つの電圧と比較しながら、ＡＦＴ信
号検出を行なう。（例えば二つの電圧の間に−ＡＦＴ信
号電圧が入った場合にＡＦＴ検出と判断する。）２０９
は同期検出回路であって、同期制御回路２０４で内部Ｐ
ＬＬが同期分離信号に対して位相同期した時に同期検出
と判断する。２１０はＡＮＤゲートであって、ＡＦ’Ｔ
検出信号と同期検出信号の両方がｒＨＪの時に、局検出
と判断し、ｒＨＪを出力する。２１１はチューニング制
御回路であって２１５のアップ・スイッチ、２１４のダ
ウン拳スイッチのいずれかが閉じて、正電源２１５に接
続されると、上昇方向もしくは下降方向へチューニング
電圧を変化させ、ＡＮＤ２１０からの局検出信号により
、チューニング電圧の変化を停止させる。２１２はチー
ーニング電圧（ＶＴ）昇圧回路であって、チューニング
制御回路２１１からのチーーニング電圧を昇圧させ、Ｖ
Ｔをチューナ２１２へ供給する。
チューニング制御回路を搭載したテレビ受信機のブロッ
ク図である。２０１はチー−すであって・アンテナ（図
示せず）で受信された電波から所望の放送局のＲＦ倍信
号同調し、工ＩＩ’信号を発生する。２０２は１２回路
であって、映像と音声の信号を復調する。復調された映
像信号はクロマ回路２０６と同期制御回路２０４へ供給
される。２０３はクロマ回路であって、映像信号からさ
らに赤（Ｒ）、緑（Ｇ）、青（Ｂ）の色信号を復調する
。２０４は同期制御回路であって、映像信号から同期信
号を分離し、内部に構成されたＰＬＬ回路により、後述
のＸドライバ２０５．Ｘドライバ２０６へ各種のタイミ
ング信号を供給する。２０５はＸドライバであって表示
部２０７へＲ，Ｇ、Ｅ信号を基に信号側駆動信号を発生
する２０６はＸドライバであって、表示部２０７へ走査
側駆動信号を発生する。２０７は表示部であって、液晶
等のデバイスが用いられている。２０８はＡＦＴ検出回
路であって、１１回路２０２から工Ｆ信号を受け、正規
の１２周波数（例えば日本では５ ａ ７５ Ｍ Ｈｚ
）に対するＩＰ信号周波数の周波数差をＦＭ検波し、
８字特性のＡＦＴ信号を作成する。さらにそのＡＦＴ信
号を電位の異なる二つの電圧と比較しながら、ＡＦＴ信
号検出を行なう。（例えば二つの電圧の間に−ＡＦＴ信
号電圧が入った場合にＡＦＴ検出と判断する。）２０９
は同期検出回路であって、同期制御回路２０４で内部Ｐ
ＬＬが同期分離信号に対して位相同期した時に同期検出
と判断する。２１０はＡＮＤゲートであって、ＡＦ’Ｔ
検出信号と同期検出信号の両方がｒＨＪの時に、局検出
と判断し、ｒＨＪを出力する。２１１はチューニング制
御回路であって２１５のアップ・スイッチ、２１４のダ
ウン拳スイッチのいずれかが閉じて、正電源２１５に接
続されると、上昇方向もしくは下降方向へチューニング
電圧を変化させ、ＡＮＤ２１０からの局検出信号により
、チューニング電圧の変化を停止させる。２１２はチー
ーニング電圧（ＶＴ）昇圧回路であって、チューニング
制御回路２１１からのチーーニング電圧を昇圧させ、Ｖ
Ｔをチューナ２１２へ供給する。
チューニング制御回路２１１について、第１図でさらに
詳しく説明する。１０１ １０２はＳＲランチであり、
それぞれのリセット入力（Ｒ）にはダウン・スイッチ２
１４．アップスイッチ２１３からの信号が入力され、セ
ット入力（Ｓ）にはＡＮＤ２１０からの信号が入力され
ている。
詳しく説明する。１０１ １０２はＳＲランチであり、
それぞれのリセット入力（Ｒ）にはダウン・スイッチ２
１４．アップスイッチ２１３からの信号が入力され、セ
ット入力（Ｓ）にはＡＮＤ２１０からの信号が入力され
ている。
１０３ 、１０４ 、１０５．１０６はＰ型ＭＯ３・Ｆ
ＫＴ（以下ＴＰとする。）、１０７，１０８は抵抗、１
０９，１１０，１１１，１１２はＮ型ＭＯＳ−ＦＩＴ（
以下ＴＮとする）である。各ＴＰのソース端子は正電源
１１４に、各ＴＮのソース端子は負電源１１５に接続さ
れている。ＴＰｌｏ３とＴＮ１０９のドレイン端子間に
は抵抗１０７が接続されている。ＴＮ１０９のゲート、
ドレイン端子は共通に接続されていて、さらにＴＮｌｌ
ｏのドレイン端子、ＴＮ１１２のゲート端子に接続され
ている。ＴＰ１０４とＴＮｌｌｌのドレイン端子間に抵
抗１０８が接続されている。
ＫＴ（以下ＴＰとする。）、１０７，１０８は抵抗、１
０９，１１０，１１１，１１２はＮ型ＭＯＳ−ＦＩＴ（
以下ＴＮとする）である。各ＴＰのソース端子は正電源
１１４に、各ＴＮのソース端子は負電源１１５に接続さ
れている。ＴＰｌｏ３とＴＮ１０９のドレイン端子間に
は抵抗１０７が接続されている。ＴＮ１０９のゲート、
ドレイン端子は共通に接続されていて、さらにＴＮｌｌ
ｏのドレイン端子、ＴＮ１１２のゲート端子に接続され
ている。ＴＰ１０４とＴＮｌｌｌのドレイン端子間に抵
抗１０８が接続されている。
Ｔｐ１０４のゲート、ドレイン端子は共通に接続されて
いて、さらにＴｐ１０５のドレイン端子、ＴＰｌｏ６の
ゲート端子に接続されている。ＴＰｌｏ６とＴＮｌ １
２のドレイン端子は透通に接続されていて、さらに同端
子と負電源１１５間には容量１１３が接続されており、
１１６がチューニング制御信号として、ＶＴ昇圧回路２
１２へ出力される。またＳＲクラッチ０１の出力がＴＰ
ｌｏ６とＴＮｌｌｏのゲート端子と、ＳＲラッチ１０２
の出力がＴＰ１０５．ＴＮ１０８のゲート端子と接続さ
れている。
いて、さらにＴｐ１０５のドレイン端子、ＴＰｌｏ６の
ゲート端子に接続されている。ＴＰｌｏ６とＴＮｌ １
２のドレイン端子は透通に接続されていて、さらに同端
子と負電源１１５間には容量１１３が接続されており、
１１６がチューニング制御信号として、ＶＴ昇圧回路２
１２へ出力される。またＳＲクラッチ０１の出力がＴＰ
ｌｏ６とＴＮｌｌｏのゲート端子と、ＳＲラッチ１０２
の出力がＴＰ１０５．ＴＮ１０８のゲート端子と接続さ
れている。
アップスイッチ２１３が閉じるとＳＲラッチ１０２はリ
セットされ、「１」を出力する。（Ｓａラッチ１０１の
出力は「１」の状態）したがってＴＰ１０５はＯＦＦ’
ＸＴＮＩ １１はＯＮしており、ＴＰｌｏ３はＯＦＦ’
、ＴＮｌ １０はＯＮしている５ ＴＰ１０４，１０６
のゲート端子は共通接続されているので、カレント・ミ
ラー回路構成となっている。したがって、ＴＰ１０４と
ＴＰｌｏ６の素子定数を同じとすれば、それぞれに流れ
るドレイン電流は共通となり、 工 １ ＝ １６ となる。ところでＴＮｌｌｏがＯＮ、よってＴＮ１１２
のゲート端子は負電源レベルとなるので、ＴＮ１１２は
０ＦＦｊ、ている。したがって電流工３は容量１１３を
充電し、容量１１３の両端の電位差が上昇する。それに
よりチューニング制御回路１１６が上昇し、チューナ２
０１の同調周波数が変化して、局を検知するとＡＦＴ検
出回路２０８でのＡＦＴ検出信号、同期検出回路２０９
での同期検出信号の発生をＡＮＤ２１０で検出するＡＮ
Ｄ２１０から「１」が発生するとＳＲラッチ１０２をセ
ットし、その出力はｒＯＪとなる。
セットされ、「１」を出力する。（Ｓａラッチ１０１の
出力は「１」の状態）したがってＴＰ１０５はＯＦＦ’
ＸＴＮＩ １１はＯＮしており、ＴＰｌｏ３はＯＦＦ’
、ＴＮｌ １０はＯＮしている５ ＴＰ１０４，１０６
のゲート端子は共通接続されているので、カレント・ミ
ラー回路構成となっている。したがって、ＴＰ１０４と
ＴＰｌｏ６の素子定数を同じとすれば、それぞれに流れ
るドレイン電流は共通となり、 工 １ ＝ １６ となる。ところでＴＮｌｌｏがＯＮ、よってＴＮ１１２
のゲート端子は負電源レベルとなるので、ＴＮ１１２は
０ＦＦｊ、ている。したがって電流工３は容量１１３を
充電し、容量１１３の両端の電位差が上昇する。それに
よりチューニング制御回路１１６が上昇し、チューナ２
０１の同調周波数が変化して、局を検知するとＡＦＴ検
出回路２０８でのＡＦＴ検出信号、同期検出回路２０９
での同期検出信号の発生をＡＮＤ２１０で検出するＡＮ
Ｄ２１０から「１」が発生するとＳＲラッチ１０２をセ
ットし、その出力はｒＯＪとなる。
よって’ｒｐｉ ａｓがＯＮ、ＴＰｌｏ（ＳがＯＦＦと
する。したがって容量１１６の端子１１６の電位上昇は
停止し、局検知動作は停止する。
する。したがって容量１１６の端子１１６の電位上昇は
停止し、局検知動作は停止する。
ダウンスイッチ２１４が閉じると、ＳＲラッチ出力１０
１の出力はｒＯＪとなる。この場合、ＴＮ１０９とＴＮ
１１２がカレントミラー動作となるため、共通電流 工 ６ ＝ １４ により、容量１１５の電荷は放電されるため、端子電圧
１１６は下降し、逆方向に局検知動作を行なう。
１の出力はｒＯＪとなる。この場合、ＴＮ１０９とＴＮ
１１２がカレントミラー動作となるため、共通電流 工 ６ ＝ １４ により、容量１１５の電荷は放電されるため、端子電圧
１１６は下降し、逆方向に局検知動作を行なう。
第１図の回路により、自動選局動作がなされるを使用し
た自動選局回路のプロ ク図。
た自動選局回路のプロ ク図。
Claims (1)
- （１）ａ）容量Ｃの端子電圧に基き、電子チューナへチ
ューニング電圧を発生するチューニング制御回路におい
て、 ｂ）容量Ｃを充電する第一の電流源、 ｃ）容量Ｃを放電する第二の電流源、 ｄ）前記チューニング電圧の変化に対応して、放送局を
検知する局検知手段、 ｅ）局周波数の上下方向への探局開始設定手段を有し、 ｆ）前記探局開始設定手段による探局開始指示により、
前記第一もしくは第二の定電流源を動作せしめ、前記局
検知手段からの局検知信号により、前記定電流源動作を
禁止せしめることを特徴とするチューニング制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22261188A JPH0270116A (ja) | 1988-09-06 | 1988-09-06 | チューニング制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22261188A JPH0270116A (ja) | 1988-09-06 | 1988-09-06 | チューニング制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0270116A true JPH0270116A (ja) | 1990-03-09 |
Family
ID=16785168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22261188A Pending JPH0270116A (ja) | 1988-09-06 | 1988-09-06 | チューニング制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0270116A (ja) |
-
1988
- 1988-09-06 JP JP22261188A patent/JPH0270116A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4575761A (en) | AFT arrangement for a double conversion tuner | |
| US4122488A (en) | Sync signal generator with memorization of phase detection output | |
| US4280139A (en) | Muting circuit for a television receiver | |
| US3821470A (en) | Phase correction for horizontal oscillator in cmos form | |
| US4451850A (en) | Channel selecting device | |
| JPH0149051B2 (ja) | ||
| KR0158187B1 (ko) | 위성 방송 수신기 | |
| US3867568A (en) | Control circuit for an afc system | |
| JP2715347B2 (ja) | 同調システム | |
| US4245351A (en) | AFT Arrangement for a phase locked loop tuning system | |
| EP0176144A1 (en) | Television receiver comprising an automatic radiofrequency resonant circuit adjustment circuit | |
| EP0179620B1 (en) | Automatic fine tuning system | |
| US4249259A (en) | Digital channel selection apparatus | |
| US4630000A (en) | Apparatus for controlling the frequency of a voltage controlled oscillator | |
| KR950009212B1 (ko) | Vs 튜닝수신시 실제 채널 디스플레이방법 | |
| JPS6151828B2 (ja) | ||
| JPS58173982A (ja) | 選局装置 | |
| KR950010316B1 (ko) | 방송신호 수신기기의 자동튜닝 보상방법 | |
| KR950001646Y1 (ko) | 영상중간주파수신호 정동조회로 | |
| KR100231501B1 (ko) | 크로마 신호 처리 장치 | |
| JPS6261191B2 (ja) | ||
| KR890000697B1 (ko) | 텔리비죤 방송 선국 집적회로 | |
| KR830000202B1 (ko) | Aft 회로 | |
| JPS6035302Y2 (ja) | 自動同調回路 | |
| JPS6025186Y2 (ja) | テレビジョン信号の受信検出回路 |