JPH0271523A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0271523A JPH0271523A JP63153969A JP15396988A JPH0271523A JP H0271523 A JPH0271523 A JP H0271523A JP 63153969 A JP63153969 A JP 63153969A JP 15396988 A JP15396988 A JP 15396988A JP H0271523 A JPH0271523 A JP H0271523A
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- Japan
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- epitaxial layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は半導体装置の製造方法に関し、詳しくは一つの
半導体基板に、例えばＮＰＮ トランジスタとサブスト
レートＰＮＰトランジスタが形成された半導体装置の製
造方法に関する。
半導体基板に、例えばＮＰＮ トランジスタとサブスト
レートＰＮＰトランジスタが形成された半導体装置の製
造方法に関する。
〈従来の技術〉
例えば、一つの半導体基板にＮＰＮ トランジスタとサ
ブストレートＰＮＰ！−ランジスタとを内蔵した半導体
装置の従来の製造方法を、第２図を参照して説明する。
ブストレートＰＮＰ！−ランジスタとを内蔵した半導体
装置の従来の製造方法を、第２図を参照して説明する。
第２図（ａ）に示すように、Ｐ型半導体基板ｌの上面に
Ｎ型埋込領域２を選択的に形成した後、このＮ型埋込領
域２とＰ型半導体基板１との上にＮ型エピタキシャルｌ
１４ａを成長させる。このＮ型エピタキシャル層４ａ内
にＰ型領域の分１ＴｉＩ層９を形成した後、Ｎ型エピタ
キシャル層４ａの表面にＰ型不純物を選択的に導入し、
ＮＰＮ）ランジスタのペース領域５、サブストレートＰ
ＮＰトランジスタのエミッタ領域６を形成する。次いで
ＮＰＮトランジスタのエミッタ領域７とコレクタコンタ
クト領域１０およびサブストレートＰＮＰトランジスタ
のベースコンタクト領域８が拡散によって形成される。
Ｎ型埋込領域２を選択的に形成した後、このＮ型埋込領
域２とＰ型半導体基板１との上にＮ型エピタキシャルｌ
１４ａを成長させる。このＮ型エピタキシャル層４ａ内
にＰ型領域の分１ＴｉＩ層９を形成した後、Ｎ型エピタ
キシャル層４ａの表面にＰ型不純物を選択的に導入し、
ＮＰＮ）ランジスタのペース領域５、サブストレートＰ
ＮＰトランジスタのエミッタ領域６を形成する。次いで
ＮＰＮトランジスタのエミッタ領域７とコレクタコンタ
クト領域１０およびサブストレートＰＮＰトランジスタ
のベースコンタクト領域８が拡散によって形成される。
そして最後に酸化膜１１が形成される。
この場合、Ｎ型エピタキシャル層４ａの濃度と厚みは、
ＮＰＮ ）ランジスタとサブストレー）ＰＮＰトランジ
スタの特性を考慮し、最適値に決定される。
ＮＰＮ ）ランジスタとサブストレー）ＰＮＰトランジ
スタの特性を考慮し、最適値に決定される。
近年ＮＰＮトランジスタに対する高速化と高集積化の要
求が大となり、Ｎ型エピタキシャル層４ａを２μｍ程度
の薄膜にする必要が生じている。この場合第２図（ｂ）
に示すように、Ｎ型エピタキシャル層４ａの成長後、サ
ブストレートＰＮＰトランジスタのベース領域に、Ｎ型
エピタキシャル層４ａよりも不純物濃度の高いＮ型拡散
領域１２を形成することによって、サブストレートＰＮ
Ｐ ）ランジスクのエミッタ・コレクタ間の耐電圧特性
を向上させるとともに、直流電流増幅率ｈＦＥも適当な
値が得られるようにしている。
求が大となり、Ｎ型エピタキシャル層４ａを２μｍ程度
の薄膜にする必要が生じている。この場合第２図（ｂ）
に示すように、Ｎ型エピタキシャル層４ａの成長後、サ
ブストレートＰＮＰトランジスタのベース領域に、Ｎ型
エピタキシャル層４ａよりも不純物濃度の高いＮ型拡散
領域１２を形成することによって、サブストレートＰＮ
Ｐ ）ランジスクのエミッタ・コレクタ間の耐電圧特性
を向上させるとともに、直流電流増幅率ｈＦＥも適当な
値が得られるようにしている。
〈発明が解決しようとする課題〉
しかしながら、サブストレー）ＰＮＰ）ランジスタのベ
ース領域に上記のようにＮ型拡散領域１２を形成するこ
とは、そのためのフォト工程、イオン注入工程および熱
処理工程が必要であり、その結果このような半導体装置
の製造コストが高くなるという問題があった。
ース領域に上記のようにＮ型拡散領域１２を形成するこ
とは、そのためのフォト工程、イオン注入工程および熱
処理工程が必要であり、その結果このような半導体装置
の製造コストが高くなるという問題があった。
本発明は以上のことに鑑みてなされたもので、余分な製
造工程を必要とせず、従って低いコストで一つの半導体
基板にトランジスタとサブストレートトランジスタとを
形成することができる半導体装置の製造方法を提供する
ことを目的としている。
造工程を必要とせず、従って低いコストで一つの半導体
基板にトランジスタとサブストレートトランジスタとを
形成することができる半導体装置の製造方法を提供する
ことを目的としている。
〈課題を解決するための手段〉
以上の課題を解決するために本発明の方法は、一つの半
導体基板に、トランジスタとサブストレートトランジス
タとを形成する半導体装置の製造方法において、第１導
電型の前記半導体基板の上面の一部に、前記上面よりせ
り上がった上面を有する第２導電型の埋込領域を形成し
、前記半導体基板の上面の他部に、前記埋込領域の上面
よりも低い上面を有する比較的高濃度の第２導電型のエ
ピタキシャル層を形成し、このエピタキシャル層の上面
と前記埋込領域の上面に、比較的低濃度の第２導電型の
エピタキシャル層を形成し、且つ前記両エピタキシャル
層で前記サブストレートトランジスタのベースを形成し
ている。
導体基板に、トランジスタとサブストレートトランジス
タとを形成する半導体装置の製造方法において、第１導
電型の前記半導体基板の上面の一部に、前記上面よりせ
り上がった上面を有する第２導電型の埋込領域を形成し
、前記半導体基板の上面の他部に、前記埋込領域の上面
よりも低い上面を有する比較的高濃度の第２導電型のエ
ピタキシャル層を形成し、このエピタキシャル層の上面
と前記埋込領域の上面に、比較的低濃度の第２導電型の
エピタキシャル層を形成し、且つ前記両エピタキシャル
層で前記サブストレートトランジスタのベースを形成し
ている。
く作用〉
第１導電型の半導体基板の上面の一部に、この上面より
セリ上がった上面を有する第２導電型の埋込領域を形成
し、また第１導電型の半導体基板の上面の他部に、埋込
領域の上面よりも低い上面を有する比較的高濃度の第２
導電型のエピタキシャル層を形成し、このエピタキシャ
ル層の上面とと埋込領域の上面に、比較的低濃度の第２
導電型のエピタキシャル層を形成する。
セリ上がった上面を有する第２導電型の埋込領域を形成
し、また第１導電型の半導体基板の上面の他部に、埋込
領域の上面よりも低い上面を有する比較的高濃度の第２
導電型のエピタキシャル層を形成し、このエピタキシャ
ル層の上面とと埋込領域の上面に、比較的低濃度の第２
導電型のエピタキシャル層を形成する。
〈実施例〉
第１図は本実施例の方法を説明するために、本実施例に
よって製造した半導体装置の断面を示したものであって
、第１図（ａ）はエピタキシャル層を形成した状態を、
また第１図Φ）は製造が完成した状態を示す。なお、第
２図と同等のものには同一の記号を付しである。また本
実施例は、第１導電型の半導体がＰ型半導体であり、第
２導電型の半導体がＮ型半導体である場合を説明するが
、この逆の場合であっても、本発明の実施は可能である
。
よって製造した半導体装置の断面を示したものであって
、第１図（ａ）はエピタキシャル層を形成した状態を、
また第１図Φ）は製造が完成した状態を示す。なお、第
２図と同等のものには同一の記号を付しである。また本
実施例は、第１導電型の半導体がＰ型半導体であり、第
２導電型の半導体がＮ型半導体である場合を説明するが
、この逆の場合であっても、本発明の実施は可能である
。
本実施例の方法によって製造した半導体装置には、第１
図（ｂ）に示すように、ベース領域５と、エミッタ領域
７と、コレクタ領域であるＮ型エピタキシャル層４とか
ら構成されるＮＰＮ ）ランジスタと、ベース領域であ
るＮ型エピタキシャル層３．４と、エミッタ領域６と、
コレクタ領域であるＰ型半導体基板１とから構成される
サブストレートＰＮＰＩ−ランジスタとが形成されてい
る。
図（ｂ）に示すように、ベース領域５と、エミッタ領域
７と、コレクタ領域であるＮ型エピタキシャル層４とか
ら構成されるＮＰＮ ）ランジスタと、ベース領域であ
るＮ型エピタキシャル層３．４と、エミッタ領域６と、
コレクタ領域であるＰ型半導体基板１とから構成される
サブストレートＰＮＰＩ−ランジスタとが形成されてい
る。
第１図（ａ）に示すように、Ｐ型半導体基板１ （第１
導電型の半導体基板）の上面１ａの一部にＮ型埋込領域
２ （第２導電型の埋込領域）を形成した後、このＮ型
埋込領域２の上面２ａとＰ型半導体基板ｌの上面１ａに
、比較的高濃度のＮ型エピタキシャル層３ （第２導電
型のエピタキシャル層）を成長させ、その後このＮ型エ
ピタキシャル層３の上面３ａとＮ型埋込領域２の上面２
ａに、比較的低濃度のＮ型エピタキシャル層４ （第２
導電型のエピタキシャル層）を成長させる。この場合、
Ｎ型埋込領域２を形成した当初は、その上面２ａは、Ｐ
型半導体基板１の上面１ａと同じ高さであったが、Ｎ型
エピタキシャル層３．４を形成する熱処理工程によって
Ｎ型埋込領域２が、例えば第１図（ａ）に示すように、
Ｎ型エピタキシャル層３内に廿り上がる。
導電型の半導体基板）の上面１ａの一部にＮ型埋込領域
２ （第２導電型の埋込領域）を形成した後、このＮ型
埋込領域２の上面２ａとＰ型半導体基板ｌの上面１ａに
、比較的高濃度のＮ型エピタキシャル層３ （第２導電
型のエピタキシャル層）を成長させ、その後このＮ型エ
ピタキシャル層３の上面３ａとＮ型埋込領域２の上面２
ａに、比較的低濃度のＮ型エピタキシャル層４ （第２
導電型のエピタキシャル層）を成長させる。この場合、
Ｎ型埋込領域２を形成した当初は、その上面２ａは、Ｐ
型半導体基板１の上面１ａと同じ高さであったが、Ｎ型
エピタキシャル層３．４を形成する熱処理工程によって
Ｎ型埋込領域２が、例えば第１図（ａ）に示すように、
Ｎ型エピタキシャル層３内に廿り上がる。
このＮ型エピタキシャル層３の不純物濃度は、サブスト
レートＰＮＰ ）ランジスタのエミッタ・コレクタ間の
耐電圧特性を得ることと、このトランジスタの直流電流
増幅率ｈＦＥが適当な値を維持することを考慮して、例
えば５ Ｘ １０” ／ ｃｍ’程度に設定される。Ｎ
型エピタキシャル層４の不純物濃度は、ＮＰＮ Ｉ−ラ
ンジスタの耐電圧特性、直流電流増幅率ｈ ＦＥ、およ
び接合容量等を考慮して、例えば５ Ｘｌ０１５／ｃｍ
３程度に設定される。
レートＰＮＰ ）ランジスタのエミッタ・コレクタ間の
耐電圧特性を得ることと、このトランジスタの直流電流
増幅率ｈＦＥが適当な値を維持することを考慮して、例
えば５ Ｘ １０” ／ ｃｍ’程度に設定される。Ｎ
型エピタキシャル層４の不純物濃度は、ＮＰＮ Ｉ−ラ
ンジスタの耐電圧特性、直流電流増幅率ｈ ＦＥ、およ
び接合容量等を考慮して、例えば５ Ｘｌ０１５／ｃｍ
３程度に設定される。
Ｎ型埋込領域２の上面２ａは、後述の分離層９等の熱処
理工程によって、第１図（ａ）に例えとして示した状態
から更にせり上がり、Ｐ型半導体基板１の上面１ａより
も最終的に１．０μｍ程度せり上がる。
理工程によって、第１図（ａ）に例えとして示した状態
から更にせり上がり、Ｐ型半導体基板１の上面１ａより
も最終的に１．０μｍ程度せり上がる。
従ってＮ型エピタキシャル層３の厚みが０．７ μｍ程
度であるようにＮ型エピタキシャル層３を形成しておく
ことにより、第１図（ｂ）に示すように、Ｎ型エピタキ
シャル層３の上面３ａを、Ｎ型埋込領域２の上面２ａよ
りも低くなるように形成することができる。また、Ｎ型
エピタキシャル層４の厚みは、ＮＰＮ ）ランジスタの
特性を考慮して２μｍ程度に設定される。
度であるようにＮ型エピタキシャル層３を形成しておく
ことにより、第１図（ｂ）に示すように、Ｎ型エピタキ
シャル層３の上面３ａを、Ｎ型埋込領域２の上面２ａよ
りも低くなるように形成することができる。また、Ｎ型
エピタキシャル層４の厚みは、ＮＰＮ ）ランジスタの
特性を考慮して２μｍ程度に設定される。
この後、周知の方法によって第１図（ｂ）に示すように
、Ｎ型エピタキシャル層３．４内にＰ型頭域の分離層９
を形成し、次いでＮ型エピタキシャル層４の表面にＰ型
不純物を選択的に導入し、ＮＰＮトランジスタのベース
領域５、サブストレートＰＮＰ ）ランジスタのエミッ
タ領域６が形成される。更に、ＮＰＮ トランジスタの
エミッタ領域７とコレクタコンタクト領域１０およびサ
ブストレートＰＮＰトランジスタのベースコンタクト領
域８がＮ型不純物の拡散によって形成される。そして、
最後に酸化８１１が形成される。
、Ｎ型エピタキシャル層３．４内にＰ型頭域の分離層９
を形成し、次いでＮ型エピタキシャル層４の表面にＰ型
不純物を選択的に導入し、ＮＰＮトランジスタのベース
領域５、サブストレートＰＮＰ ）ランジスタのエミッ
タ領域６が形成される。更に、ＮＰＮ トランジスタの
エミッタ領域７とコレクタコンタクト領域１０およびサ
ブストレートＰＮＰトランジスタのベースコンタクト領
域８がＮ型不純物の拡散によって形成される。そして、
最後に酸化８１１が形成される。
〈発明の効果〉
以上説明したように本発明の半導体装置の製造方法は、
一つの半導体基板にトランジスタとサブストレートトラ
ンジスタとを形成する半導体装置の製造方法において、
第１導電型の半導体基板の上面の一部に、この上面より
せり上がった上面を有する第２導電型の埋込領域を形成
し、半導体基板の上面の他部に、埋込領域の上面よりも
低い上面を有する比較的高濃度の第２導電型のエピタキ
シャル層ヲ形成し、このエピタキシャル層の上に、比較
的低濃度の第２導電型のエピタキシャル層を形成し、且
つ両エピタキシャル層でサブストレートトランジスタの
ベースを形成するとともに、比較的低濃度の第２導電型
のエピタキシャル層で、サブストレートトランジスタと
ともに形成されたトランジスタのコレクタを形成してい
る。
一つの半導体基板にトランジスタとサブストレートトラ
ンジスタとを形成する半導体装置の製造方法において、
第１導電型の半導体基板の上面の一部に、この上面より
せり上がった上面を有する第２導電型の埋込領域を形成
し、半導体基板の上面の他部に、埋込領域の上面よりも
低い上面を有する比較的高濃度の第２導電型のエピタキ
シャル層ヲ形成し、このエピタキシャル層の上に、比較
的低濃度の第２導電型のエピタキシャル層を形成し、且
つ両エピタキシャル層でサブストレートトランジスタの
ベースを形成するとともに、比較的低濃度の第２導電型
のエピタキシャル層で、サブストレートトランジスタと
ともに形成されたトランジスタのコレクタを形成してい
る。
従って本発明の半導体装置の製造方法によれば、２μｍ
程度の薄さのエピタキシャル層であっても、従来のよう
にサブストレートトランジスタのエピタキシャル層に拡
散領域を形成する工程を必要としないので、半導体装置
の製造コストを上昇させることなくサブストレートトラ
ンジスタを内蔵する半導体装置を製造する方法を提供で
きる利点を有するのみならず、サブストレートトランジ
スタとともに内蔵されるトランジスタの特性が損なわれ
ることがない利点も有する。
程度の薄さのエピタキシャル層であっても、従来のよう
にサブストレートトランジスタのエピタキシャル層に拡
散領域を形成する工程を必要としないので、半導体装置
の製造コストを上昇させることなくサブストレートトラ
ンジスタを内蔵する半導体装置を製造する方法を提供で
きる利点を有するのみならず、サブストレートトランジ
スタとともに内蔵されるトランジスタの特性が損なわれ
ることがない利点も有する。
第１図は本実施例によって製造した半導体装置の断面を
示したものであって、第１図（ａ）はエピタキシャル層
を形成した状態を、また第１図（ｂ）は製造が完成した
状態を示す。第２図は従来の製造方法によって製造した
半導体装置の断面を示したものであって、第２図（ａ）
および（ｂ）は、サブストレートトランジスタのエピタ
キシャル層に拡散領域を形成する前および後の状態を示
す。 １ ・・・Ｐ型半導体基板、２ ・・・Ｎ型埋込領域、
３．４ ・・・Ｎ型エピタキシャル層、１ａ、２ａ、３
ａ・・・上面。
示したものであって、第１図（ａ）はエピタキシャル層
を形成した状態を、また第１図（ｂ）は製造が完成した
状態を示す。第２図は従来の製造方法によって製造した
半導体装置の断面を示したものであって、第２図（ａ）
および（ｂ）は、サブストレートトランジスタのエピタ
キシャル層に拡散領域を形成する前および後の状態を示
す。 １ ・・・Ｐ型半導体基板、２ ・・・Ｎ型埋込領域、
３．４ ・・・Ｎ型エピタキシャル層、１ａ、２ａ、３
ａ・・・上面。
Claims (1)
- （１）一つの半導体基板に、トランジスタとサブストレ
ートトランジスタとを形成する半導体装置の製造方法に
おいて、第１導電型の前記半導体基板の上面の一部に、
前記上面よりせり上がった上面を有する第２導電型の埋
込領域を形成し、前記半導体基板の上面の他部に、前記
埋込領域の上面よりも低い上面を有する比較的高濃度の
第２導電型のエピタキシャル層を形成し、このエピタキ
シャル層の上面と前記埋込領域の上面に、比較的低濃度
の第２導電型のエピタキシャル層を形成し、且つ前記両
エピタキシャル層で前記サブストレートトランジスタの
ベースを形成することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63153969A JPH0682790B2 (ja) | 1988-06-21 | 1988-06-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63153969A JPH0682790B2 (ja) | 1988-06-21 | 1988-06-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0271523A true JPH0271523A (ja) | 1990-03-12 |
| JPH0682790B2 JPH0682790B2 (ja) | 1994-10-19 |
Family
ID=15574033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63153969A Expired - Fee Related JPH0682790B2 (ja) | 1988-06-21 | 1988-06-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682790B2 (ja) |
-
1988
- 1988-06-21 JP JP63153969A patent/JPH0682790B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0682790B2 (ja) | 1994-10-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |