JPH0272745A - Waveform arranging circuit - Google Patents
Waveform arranging circuitInfo
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- JPH0272745A JPH0272745A JP63224915A JP22491588A JPH0272745A JP H0272745 A JPH0272745 A JP H0272745A JP 63224915 A JP63224915 A JP 63224915A JP 22491588 A JP22491588 A JP 22491588A JP H0272745 A JPH0272745 A JP H0272745A
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Abstract
Description
【発明の詳細な説明】
〔概要〕
ディジタル加入者線伝送方式においてディジタル信号送
出装置に使用する波形整形回路に関し。DETAILED DESCRIPTION OF THE INVENTION [Summary] This invention relates to a waveform shaping circuit used in a digital signal sending device in a digital subscriber line transmission system.
ディジタル信号送出装置の回線側に容量性負荷が挿入さ
れた場合にパルス波形の立下がり時間を立上がり時間よ
り短縮して設定することにより波形歪の増加を防止する
ことが可能な波形整形回路を提供することを目的とし。Provides a waveform shaping circuit that can prevent an increase in waveform distortion by setting the fall time of a pulse waveform to be shorter than the rise time when a capacitive load is inserted on the line side of a digital signal transmission device. The purpose is to.
ディジタル加入者線にパルス信号を送出するディジタル
信号送出装置において、パルス入力回路と、コンデンサ
と複数の抵抗からなる時定数回路と、前記パルス入力回
路から波形立下がり情報を受けて波形の立下がり時に立
上がり時と異なる時定数を形成するよう前記時定数回路
の時定数を切替える時定数切替回路と1時定数選択情報
を受信して前記時定数切替回路に切替の指示を行う時定
数選択情報受信回路と1時定数回路を経て送られた信号
パルスを波形整形されたパルスとしてディジタル加入者
線に送出するパルス送出回路とにより構成する。A digital signal transmitting device that transmits a pulse signal to a digital subscriber line includes a pulse input circuit, a time constant circuit consisting of a capacitor and a plurality of resistors, and a pulse input circuit that receives waveform falling information from the pulse input circuit and receives waveform falling information when the waveform falls. a time constant switching circuit that switches the time constant of the time constant circuit to form a time constant different from that at the time of rising; and a time constant selection information receiving circuit that receives time constant selection information and instructs the time constant switching circuit to switch. and a pulse sending circuit which sends the signal pulses sent through one time constant circuit to the digital subscriber line as waveform-shaped pulses.
本発明はディジタル加入者線伝送方式においてディジタ
ル信号送出装置に使用する波形整形回路に関する。The present invention relates to a waveform shaping circuit used in a digital signal sending device in a digital subscriber line transmission system.
第3図は本発明が適用されるディジタル加入者線伝送方
式の主要構成を示している。ディジタル信号送出装置は
ディジタル交換機と組合せて使用され、入力信号として
ユニポーラ(単極性)信号を受信し、波形整形などを行
ったのち、2線式メタリック伝送路により構成されるデ
ィジタル加入者線にバイポーラ(双極性)信号のディジ
タル信号として送出する機能を有する。FIG. 3 shows the main configuration of a digital subscriber line transmission system to which the present invention is applied. A digital signal transmission device is used in combination with a digital exchange, receives a unipolar signal as an input signal, performs waveform shaping, etc., and then transmits a bipolar signal to a digital subscriber line consisting of a two-wire metallic transmission line. It has the function of sending out a (bipolar) signal as a digital signal.
同図において、ディジタル信号送出装置は入力信号とし
てユニポーラ信号を受信し、ユニポーラ・バイポーラ変
換部1においてバイポーラ信号に変換し2両極の信号パ
ルスを片側ずつパルス信号送出部2a及び2bに送る。In the figure, the digital signal sending device receives a unipolar signal as an input signal, converts it into a bipolar signal in a unipolar/bipolar converter 1, and sends two bipolar signal pulses to pulse signal sending sections 2a and 2b one side at a time.
パルス信号送出部2a及び2bにおいてはパルスの急峻
な立上がり。In the pulse signal sending sections 2a and 2b, the pulse rises steeply.
立下がりにより信号パルスが他回線へ漏洩するのを防ぐ
ため、波形の立上がり及び立下がり時間を遅延させる波
形整形を行ったうえ、信号伝送用パルストランス3を通
し、バイポーラ信号としてディジタル加入者線に送出す
る。送出された信号は加入者端末側のパルス信号受信部
において受信され、必要な処理が行われる。In order to prevent the signal pulse from leaking to other lines due to the falling edge, waveform shaping is performed to delay the rising and falling times of the waveform, and then it is passed through the signal transmission pulse transformer 3 and sent to the digital subscriber line as a bipolar signal. Send. The transmitted signal is received by a pulse signal receiving section on the subscriber terminal side and undergoes necessary processing.
このようなディジタル信号送出装置の回線側に回線保護
回路(避雷器等)の如き容量性負荷が挿入されると、パ
ルス波形の立上がり及び立下がり時間が更に増加して波
形歪が規準値を超え、信号伝送特性を劣化させる可能性
が生ずる。このため。If a capacitive load such as a line protection circuit (surge arrester, etc.) is inserted on the line side of such a digital signal transmission device, the rise and fall times of the pulse waveform will further increase, causing waveform distortion to exceed the standard value. There is a possibility that the signal transmission characteristics will be deteriorated. For this reason.
回線条件に応じてパルス波形の立上がりまたは立下がり
時間の両方またはいずれか一方を短縮できるような補正
手段が必要となる。A correction means is required that can shorten both or either one of the rise and fall times of the pulse waveform depending on line conditions.
第4図は従来のディジタル信号送出装置のパルス信号送
出部における波形整形回路の原理構成図である。同図に
示すとおり、従来の波形整形回路はパルス入力回路(1
)と、−組の時定数のみを有する時定数回路(2)と9
時定数回路(2)を経て送られた信号パルスを波形整形
されたパルスとしてディジタル加入者線に送出するパル
ス送出回路(3)とから構成され、波形の立上がり時も
立下がり時も同一の時定数により波形整形を行っている
。FIG. 4 is a principle configuration diagram of a waveform shaping circuit in a pulse signal sending section of a conventional digital signal sending device. As shown in the figure, the conventional waveform shaping circuit has a pulse input circuit (1
), and time constant circuits (2) and 9 having only − pairs of time constants.
It consists of a pulse sending circuit (3) that sends the signal pulse sent through the time constant circuit (2) to the digital subscriber line as a waveform-shaped pulse, and the rising and falling times of the waveform are the same. Waveform shaping is performed using constants.
第5図は従来のディジタル信号送出装置のパルス信号送
出部における波形整形回路の一例である。FIG. 5 is an example of a waveform shaping circuit in a pulse signal sending section of a conventional digital signal sending device.
同図は第3図におけるバイポーラ信号の片側に対するパ
ルス送出部を示しているが、他方の側についても全く同
じである。This figure shows the pulse sending section for one side of the bipolar signal in FIG. 3, but the other side is exactly the same.
同図において、Ql〜Q5はトランジスタ、R1−R7
は抵抗、CIはコンデンサ、Tはパルストランスを示す
、コンデンサC1と抵抗R5は波形整形回路の一部であ
る1組の時定数回路を構成している。In the same figure, Ql to Q5 are transistors, R1 to R7
is a resistor, CI is a capacitor, and T is a pulse transformer. The capacitor C1 and the resistor R5 constitute a set of time constant circuits that are part of a waveform shaping circuit.
今、入力パルスのレベルがLとな゛ると、Qlのベース
電位がLレベルとなり、QlはON、 C2はOFFと
なり、Vc−R2−R5のルートでC4のベース電流が
流れ、C4がON、ついでC5がONとなりVc−T−
C5のルートで電流が流れ、ディジタル回線にパルス電
流が送出される。このとき。Now, when the level of the input pulse becomes L, the base potential of Ql becomes L level, Ql turns ON, C2 turns OFF, the base current of C4 flows through the Vc-R2-R5 route, and C4 turns ON. , then C5 turns ON and Vc-T-
A current flows through the C5 route, and a pulsed current is sent to the digital line. At this time.
C1に対する充電電流が01とR5から定まる時定数τ
=C1・R5に従って流れるため、C4のベース電位は
直ちに高(ならず、C1の充電が進むのに伴って徐々に
高(なる。同電位が成る値に達するとC4のベース電流
およびコレクタ電流が流れ始め、ctの充電曲線に従っ
て徐々に増加する。C5の電流もC4の電流増加の曲線
に従うため2回線に送出するパルス電流も急激に立上が
らないこととなる。Time constant τ where charging current for C1 is determined from 01 and R5
= C1・R5, so the base potential of C4 does not rise immediately (but gradually becomes higher as C1 charges). When the same potential reaches a value, the base current and collector current of C4 increase. The current begins to flow and gradually increases according to the charging curve of ct.Since the current of C5 also follows the current increasing curve of C4, the pulse current sent to the two lines does not rise suddenly.
つぎにQlのベースがHレベルとなるとQlがOFF、
C2がON、 C4、C5がOFFとなるが、
CIの電荷がR5−C2のルートで放電されるため。Next, when the base of Ql becomes H level, Ql turns OFF,
C2 turns ON, C4 and C5 turn OFF,
This is because the charge on CI is discharged through the R5-C2 route.
C4のベース電位は直ぐには低下せず、波形立上がり時
と同一の時定数をよって低下する。そのため、C4、C
5の電流も直ちにOFFとならず、パルス電流は立上が
り時と同様の遅延時間をもってと立下がる。以上の如く
、波形の立上がり、立下がり時間を遅延させることによ
って波形整形が行われ2隣接回線への信号漏洩を減少す
ることができる。The base potential of C4 does not drop immediately, but with the same time constant as when the waveform rises. Therefore, C4, C
The current No. 5 also does not turn off immediately, and the pulse current falls with the same delay time as when it rises. As described above, by delaying the rise and fall times of the waveform, waveform shaping is performed and signal leakage to two adjacent lines can be reduced.
第6図は回線に送出される信号パルスの波形の概念図を
示す。同図のイは波形整形が行われない場合の理想的波
形9口は波形整形後の波形を示す。FIG. 6 shows a conceptual diagram of the waveform of the signal pulse sent to the line. A in the same figure shows an ideal waveform when no waveform shaping is performed.9 shows a waveform after waveform shaping.
波形整形後は同図口のように立上がり、立下がり時間と
も遅延時間をもった波形となる。After waveform shaping, the waveform will rise and fall with a delay time as shown in the figure.
このような波形がディジタル加入者線に送出されるとき
、ディジタル信号送出装置の回線側に第5図に示すよう
な容量性負荷CLが挿入されると。When such a waveform is sent to a digital subscriber line, a capacitive load CL as shown in FIG. 5 is inserted on the line side of the digital signal sending device.
パルスは第6図ハに示すように立上がり時間、立下がり
時間とも更に遅延し、波形歪が許容限度を超える可能性
が生ずる。しかし、従来技術においては容量性負荷の増
加が想定されていないため。The rise time and fall time of the pulse are further delayed as shown in FIG. 6C, and there is a possibility that the waveform distortion will exceed the permissible limit. However, this is because the conventional technology does not assume an increase in capacitive load.
時定数回路は固定されており、立上がり、立下がり時間
のいずれも短縮する手段はとられていない。The time constant circuit is fixed, and no measures are taken to shorten either the rise or fall times.
前述の如く、従来の波形整形回路においては。 As mentioned above, in the conventional waveform shaping circuit.
ディジタル信号送出装置の回線側に容量性の負荷が挿入
されたことにより、立上がり時間及び立下がり時間が必
要以上に太き(遅延した場合にも。Due to the capacitive load inserted on the line side of the digital signal transmission device, the rise time and fall time are longer than necessary (even if delayed).
立上がり時間、立下がり時間のいずれも短縮することが
できないため、波形歪が許容限度を超え。Since neither the rise time nor the fall time can be shortened, the waveform distortion exceeds the allowable limit.
信号伝送特性を劣化させる可能性があるという問題があ
った。There is a problem that signal transmission characteristics may be deteriorated.
本発明は、ディジタル信号送出装置の回線側に容量性負
荷が挿入された場合にパルス波形の立下がり時間を立上
がり時間より短縮して設定することにより波形歪の増加
を防止することが可能な波形整形回路を提供することを
目的とする。The present invention provides a waveform that can prevent an increase in waveform distortion by setting the fall time of the pulse waveform to be shorter than the rise time when a capacitive load is inserted on the line side of a digital signal transmission device. The purpose is to provide a shaping circuit.
第1図は本発明の原理構成図である。図はディジタル信
号送出装置のパルス信号送出部を示し。FIG. 1 is a diagram showing the principle configuration of the present invention. The figure shows a pulse signal sending section of a digital signal sending device.
lは交換機からパルスを受信するパルス入力回路。l is a pulse input circuit that receives pulses from the exchange.
2はコンデンサと複数の抵抗からなる時定数回路。2 is a time constant circuit consisting of a capacitor and multiple resistors.
3は前記パルス入力回路lから波形立下がり情報を受け
て波形の立下がり時に立上がり時と異なる時定数を形成
するよう前記時定数回路2の時定数を切替える時定数切
替回路である。また、4は交換機の制御部より時定数設
定情報を受信して前記時定数切替回路3に切替情報を送
る時定数設定情報受信回路、5は時定数回路2を経て送
られた信号パルスを波形整形されたパルスとしてディジ
タル加入者線に送出するパルス送出回路である。Reference numeral 3 denotes a time constant switching circuit which receives waveform falling information from the pulse input circuit 1 and switches the time constant of the time constant circuit 2 so as to form a different time constant at the falling edge of the waveform than at the rising edge. Further, 4 is a time constant setting information receiving circuit which receives time constant setting information from the control section of the exchange and sends switching information to the time constant switching circuit 3, and 5 is a waveform of the signal pulse sent through the time constant circuit 2. This is a pulse sending circuit that sends shaped pulses to digital subscriber lines.
同図において、入力されたパルスは、パルス入力回路1
より時定数回路2に伝送され、波形整形されてパルス送
出回路5よりパルストランスを経てディジタル加入者線
に送出されるが、波形の立上がり時には時定数回路2に
おけるコンデンサと複数の抵抗の全抵抗値によって定ま
る時定数によって波形の立上がり時間が遅延し波形整形
が行われる。時定数設定情報受信回路4には図示されて
いない交換機の制御部より波形立下がり時に設定すべき
時定数切替情報があらかじめ送られ9時定数切替回路3
に伝えられているが、波形立上がり時にはパルス入力回
路1より波形立下がり情報が送られていないため時定数
切替回路3は動作しない。In the same figure, the input pulse is transmitted to the pulse input circuit 1.
The signal is then transmitted to the time constant circuit 2, where it is shaped into a waveform and sent from the pulse sending circuit 5 to the digital subscriber line via a pulse transformer.However, when the waveform rises, the total resistance value of the capacitor and multiple resistors in the time constant circuit 2 is The rise time of the waveform is delayed by the time constant determined by , and waveform shaping is performed. Time constant switching information to be set at the falling edge of the waveform is sent in advance to the time constant setting information receiving circuit 4 from the control unit of the exchange (not shown).
However, when the waveform rises, the time constant switching circuit 3 does not operate because the pulse input circuit 1 does not send waveform fall information.
波形立下がり時には、パルス入力回路1から波形の立下
がりを知らせる情報が時定数切替回路3に伝えられ、上
記の時定数設定情報に従った時定数が設定されるよう時
定数切替回路が動作する。When the waveform falls, information indicating the fall of the waveform is transmitted from the pulse input circuit 1 to the time constant switching circuit 3, and the time constant switching circuit operates so that the time constant is set according to the above time constant setting information. .
具体的には時定数回路2において前記コンデンサと複数
の抵抗の一部によって時定数回路が形成される。即ち、
立上がり時よりも小さな時定数が設定されるようにする
ことで、波形立下がりの遅延時間を立上がり時よりも短
縮されたものとする。Specifically, in the time constant circuit 2, a time constant circuit is formed by the capacitor and some of the plurality of resistors. That is,
By setting a time constant smaller than that at the rising edge, the delay time at the falling edge of the waveform is made shorter than at the rising edge.
時定数切替回路3における前記時定数の設定は交換機の
制御部よりあらかじめハード的またはソフト的(プログ
ラム制御)手段により時定数選択情報受信部4に指示し
ておくことができるため。This is because the setting of the time constant in the time constant switching circuit 3 can be instructed in advance to the time constant selection information receiving section 4 by the control section of the exchange using hardware or software (program control) means.
パルス波形の立下がり時間を立上がり時間に対して選択
的に短縮することは容易に可能である。It is easily possible to selectively shorten the fall time of the pulse waveform relative to the rise time.
本発明では、上述の如く送出パルスの立下がり時に波形
整形回路の時定数を立上がり時と変えることにより、立
下がり時間を立上がり時間より短縮して設定することが
できる。In the present invention, as described above, by changing the time constant of the waveform shaping circuit at the falling edge of the sending pulse from that at the rising edge, the falling time can be set to be shorter than the rising time.
また、立ち下がり時の時定数は上述の如く複数の値をと
ることができるため、ディジタル信号送出装置の回線側
にパルス波形の立上がり及び立下がり時間を遅延させる
容量性負荷が挿入された場合、波形歪の程度に応じて適
当な値を選択設定することにより信号伝送特性の劣化を
補償することが可能となる。In addition, since the time constant at the time of falling can take multiple values as mentioned above, if a capacitive load is inserted on the line side of the digital signal transmission device to delay the rise and fall times of the pulse waveform, By selecting and setting an appropriate value depending on the degree of waveform distortion, it becomes possible to compensate for deterioration in signal transmission characteristics.
第2図は本発明の一実施例の回路図である。図中、1〜
5は第1図と同一の構成部分を示す。また、Ql 〜Q
7はトランジスタ、 R1〜R4,R5a。FIG. 2 is a circuit diagram of one embodiment of the present invention. In the figure, 1~
Reference numeral 5 indicates the same component as in FIG. Also, Ql ~Q
7 is a transistor, R1 to R4, R5a.
R5b、 R5c、 R6,R7は抵抗、C1はコ
ンデンサ、Tはパルストランスを示す。コンデンサCI
と抵抗R5a、 R5b、 R5c、は波形整形回路の
一部である時定数回路を構成している。R5b, R5c, R6, and R7 are resistors, C1 is a capacitor, and T is a pulse transformer. capacitor ci
and resistors R5a, R5b, and R5c constitute a time constant circuit that is part of the waveform shaping circuit.
今、入力パルスのレベルがLとなると、Qlのベース電
位がLレベルとなり、Qlが0IJL、 C2はOFF
となる。C2のOFFにより、 Vc −R2−(R
5a+R5b+R5c)のルートでC4のベース電流が
流れ、C4がON、ついでC5がONとなってVc−T
−C5のルートで電流が流れ、ディジタル回線に信号パ
ルスが送出される。このとき、C1に対する充電電流が
流れるためC4のベース電位は直ちに高くならないが+
R5a ” R5b +R5c =R5とすれば立上
がり時間の遅延は従来の方式における場合と同じ時定数
τ−C1・R5に従う。Now, when the level of the input pulse becomes L, the base potential of Ql becomes L level, Ql is 0IJL, and C2 is OFF.
becomes. By turning off C2, Vc -R2-(R
The base current of C4 flows through the route of 5a+R5b+R5c), C4 turns on, then C5 turns on, and Vc-T
A current flows through the -C5 route and a signal pulse is sent out to the digital line. At this time, since a charging current flows to C1, the base potential of C4 does not rise immediately, but +
If R5a'' R5b +R5c = R5, the rise time delay follows the same time constant τ-C1·R5 as in the conventional system.
つぎにQlのベースがHレベルとなるとC2がON、
C4、C5がOFFとなるが、CIの電荷は時定数回路
を経て放電されるため、C4のベース電位はすぐには低
下せず、パルス波形は遅延時間をもって立下がることと
なる。しかし、立下がりの場合はSl及びS2の切替ス
イッチの設定条件如何により、C2のONと同時にC2
とベース電位を同じくするC6及びC7のいずれか一方
または両方がONとなるため、ciの電荷は(R5a+
R5b+R5c)−C2のルートのほか、 (R5b
+ R5c) −C6またはR5cmQ7のいずれか一
方または両方のルートを経ても放電する。いま、32の
みが接続状態となっており、かつR5cを極めて小さな
値に設定しておいたとすればC1の放電時間は殆どR5
C−C7のルートで決まるため、立下がり時間は極めて
短(なる。以上の如く、立下がり時間を立上がり時間よ
りも選択的に短縮することが可能となる。Next, when the base of Ql becomes H level, C2 turns ON,
C4 and C5 are turned off, but since the charge of CI is discharged through the time constant circuit, the base potential of C4 does not drop immediately, and the pulse waveform falls with a delay time. However, in the case of falling, depending on the setting conditions of the changeover switches of Sl and S2, C2 is turned on at the same time as C2 is turned on.
Since either or both of C6 and C7, which have the same base potential as , is turned on, the charge of ci is (R5a+
In addition to the route R5b+R5c)-C2, (R5b
+R5c) -Discharge occurs via either or both of C6 and R5cmQ7 routes. Now, if only 32 is connected and R5c is set to an extremely small value, the discharge time of C1 is almost equal to R5.
Since it is determined by the route C-C7, the fall time is extremely short. As described above, it is possible to selectively shorten the fall time rather than the rise time.
第2図においてはC6およびC7が設定されているがそ
の一方のみとしたり、更に同様の回路を増加することは
勿論可能であり、また、たとえばR5cの抵抗値をC1
即ち短絡することも可能である。立ち下がり時間の選択
設定は2時定数回路1の複数の抵抗値の決定と9時定数
切替回路2の切替スイッチSl、32の設定により容易
に可能である。なお、切替スイッチの設定は交換機より
の時定数設定情報を時定数設定情報受信回路4において
受信しデコードのうえ時定数切替回路2に送ることによ
り該当する切替スイッチを動作させることにより可能で
ある。In FIG. 2, C6 and C7 are set, but it is of course possible to use only one of them or to increase the number of similar circuits, and for example, the resistance value of R5c can be changed to C1.
That is, it is also possible to short-circuit. The falling time can be easily selected and set by determining a plurality of resistance values of the time constant circuit 1 and setting the changeover switches Sl and 32 of the time constant switching circuit 2. The changeover switch can be set by receiving the time constant setting information from the exchange in the time constant setting information receiving circuit 4, decoding it, and sending it to the time constant switching circuit 2 to operate the corresponding changeover switch.
以上説明したように9本発明によれば、波形の立下がり
時間を立上がり時間より短縮して設定することが可能と
なるため、ディジタル信号送出装置の回線側に容量性負
荷が挿入された場合に生ずる波形歪の増加を防止するこ
とが可能となり、係るディジタル信号送出装置の信号伝
送特性の向上に寄与するところが大きい。As explained above, according to the present invention, it is possible to set the fall time of the waveform to be shorter than the rise time, so that when a capacitive load is inserted on the line side of the digital signal transmission device, This makes it possible to prevent an increase in waveform distortion, which greatly contributes to improving the signal transmission characteristics of such a digital signal transmitting device.
第1図は本発明の原理構成図、第2図は本発明の一実施
例の回路図、第3図は本発明の利用分野であるデジタル
加入者線伝送方式の主要構成図。
第4図は従来技術の原理構成図、第5図は従来技術の一
実施例の回路図、第6図はデジタル回線に送出する信号
パルス波形の概念図、である。
図中の記号は以下を示す。
Q1〜Q7・・・・・トランジスタ
C1・・・・・コンデンサ
R1−R7・・・・・抵抗
T ・・・・・パルストランス
S1.、S2・・・・・切替スイッチ
CL
・・・・・容量性負荷FIG. 1 is a basic configuration diagram of the present invention, FIG. 2 is a circuit diagram of an embodiment of the present invention, and FIG. 3 is a main configuration diagram of a digital subscriber line transmission system to which the present invention is applied. FIG. 4 is a basic configuration diagram of the prior art, FIG. 5 is a circuit diagram of an embodiment of the prior art, and FIG. 6 is a conceptual diagram of a signal pulse waveform sent to a digital line. The symbols in the figure indicate the following. Q1-Q7...Transistor C1...Capacitor R1-R7...Resistor T...Pulse transformer S1. , S2...Selector switch CL...Capacitive load
Claims (1)
信号送出装置において、パルス入力回路(1)と、コン
デンサと複数の抵抗からなる時定数回路(2)と、前記
パルス入力回路(1)から波形立下がり情報を受けて波
形の立下がり時に立上がり時と異なる時定数を形成する
よう前記時定数回路(2)の時定数を切替える時定数切
替回路(3)と、時定数設定情報を受信して前記時定数
切替回路(3)に切替の指示を行う時定数設定情報受信
回路(4)と、時定数回路(2)を経て送られた信号パ
ルスを波形整形されたパルスとしてディジタル加入者線
に送出するパルス送出回路(5)とにより構成されてい
ることを特徴とする波形整形回路。A digital signal transmitting device that transmits a pulse signal to a digital subscriber line includes a pulse input circuit (1), a time constant circuit (2) consisting of a capacitor and a plurality of resistors, and a waveform falling from the pulse input circuit (1). a time constant switching circuit (3) that receives information and switches the time constant of the time constant circuit (2) so as to form a different time constant at the falling edge of the waveform than at the rising edge; A time constant setting information receiving circuit (4) that instructs the constant switching circuit (3) to switch, and a signal pulse sent through the time constant circuit (2) is sent to the digital subscriber line as a waveform-shaped pulse. A waveform shaping circuit comprising a pulse sending circuit (5).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63224915A JPH0272745A (en) | 1988-09-08 | 1988-09-08 | Waveform arranging circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63224915A JPH0272745A (en) | 1988-09-08 | 1988-09-08 | Waveform arranging circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0272745A true JPH0272745A (en) | 1990-03-13 |
Family
ID=16821157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63224915A Pending JPH0272745A (en) | 1988-09-08 | 1988-09-08 | Waveform arranging circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0272745A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5665633A (en) * | 1995-04-06 | 1997-09-09 | Motorola, Inc. | Process for forming a semiconductor device having field isolation |
| US5899727A (en) * | 1996-05-02 | 1999-05-04 | Advanced Micro Devices, Inc. | Method of making a semiconductor isolation region bounded by a trench and covered with an oxide to improve planarization |
| US5904539A (en) * | 1996-03-21 | 1999-05-18 | Advanced Micro Devices, Inc. | Semiconductor trench isolation process resulting in a silicon mesa having enhanced mechanical and electrical properties |
| US5926713A (en) * | 1996-04-17 | 1999-07-20 | Advanced Micro Devices, Inc. | Method for achieving global planarization by forming minimum mesas in large field areas |
| US5981357A (en) * | 1996-04-10 | 1999-11-09 | Advanced Micro Devices, Inc. | Semiconductor trench isolation with improved planarization methodology |
| US11482996B2 (en) | 2020-08-05 | 2022-10-25 | Seiko Epson Corporation | Circuit device |
-
1988
- 1988-09-08 JP JP63224915A patent/JPH0272745A/en active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5665633A (en) * | 1995-04-06 | 1997-09-09 | Motorola, Inc. | Process for forming a semiconductor device having field isolation |
| US5904539A (en) * | 1996-03-21 | 1999-05-18 | Advanced Micro Devices, Inc. | Semiconductor trench isolation process resulting in a silicon mesa having enhanced mechanical and electrical properties |
| US5981357A (en) * | 1996-04-10 | 1999-11-09 | Advanced Micro Devices, Inc. | Semiconductor trench isolation with improved planarization methodology |
| US5926713A (en) * | 1996-04-17 | 1999-07-20 | Advanced Micro Devices, Inc. | Method for achieving global planarization by forming minimum mesas in large field areas |
| US5899727A (en) * | 1996-05-02 | 1999-05-04 | Advanced Micro Devices, Inc. | Method of making a semiconductor isolation region bounded by a trench and covered with an oxide to improve planarization |
| US6353253B2 (en) | 1996-05-02 | 2002-03-05 | Advanced Micro Devices, Inc. | Semiconductor isolation region bounded by a trench and covered with an oxide to improve planarization |
| US11482996B2 (en) | 2020-08-05 | 2022-10-25 | Seiko Epson Corporation | Circuit device |
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