JPH02733B2

JPH02733B2 -

Info

Publication number: JPH02733B2
Application number: JP59006581A
Authority: JP
Inventors: Tsutomu Hoshino; Tomonori Shirakawa; Toshio Kawai
Original assignee: Shingijutsu Kaihatsu Jigyodan
Current assignee: Shingijutsu Kaihatsu Jigyodan
Priority date: 1984-01-18
Filing date: 1984-01-18
Publication date: 1990-01-09
Also published as: JPS60151776A

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は、複合コンピユータシステムに関する
ものであり、特にその中でも並列配置されたコン
ピユータに対する通信および制御を効率的に行な
う手段に関する。

〔技術の背景〕

科学技術上の問題には、物理空間内に分布する
多数の点からなり、各点が近傍の点との間に相互
作用をもつような系において、与えられた条件の
もとに各点の値の時間的な変化を計算することが
必要とされるものが少なくない。たとえば、気象
や洪水の予測問題などもその１つである。しかし
これらの問題は、膨大な量の計算を伴うものであ
るため、特にその処理用コンピユータには高速性
が要求される。

ところで、多数のコンピユータを２次元配列し
て、隣接するコンピユータ同士を結合可能にした
複合コンピユータシステムは、このような問題を
処理するのに適しており、上記した物理空間内の
各点を２次元配列された各要素コンピユータに対
応させて同時に並列動作させることにより、高速
処理を可能にする。しかし、従来のこの種の複合
コンピユータシステムは、全体を統括するホスト
コンピユータと２次元配列されて各要素コンピユ
ータとの間の通信、および各要素コンピユータ間
の通信に多くの時間を要して、システム全体の処
理の高速化に一定の制約があり、さらには各要素
コンピユータの同期制御などに技術的に改善すべ
き点をもつていた。

〔発明の目的〕

本発明の目的は、２次元配列された複数のコン
ピユータからなる複合コンピユータシステムにお
いて、通信および同期制御方式を改良し、より高
速で信頼性の高いシステムを実現することにあ
る。

〔発明の構成および実施例〕以下に、本発明の構成を１実施例にしたがつて
説明する。

(1) システムの全体構成第１図は、本発明を実施した複合コンピユータ
システムの全体構成図である。図中、１は32個の
処理ユニツトPUを８行４列に２次元配列したPU
アレイ、２は制御ユニツト、３はホストコンピユ
ータ、４はデジタル入出力線DI／Ｏ、５はデイ
スクパツク記憶装置DP、６は磁気テープ装置
MT、７および８はデイスプレイ端末装置CRT、
９はラインプリンタLP、１０は通信制御装置
COM、１１はデイスプレイ装置CRT、１２はキ
ーボード入力装置KB、１３はプリンタPR、１
４はカセツトテープ装置CMTを示す。

PUアレイ１は、複数のタスクを並列に実行す
る。各PUは、後述されるように、本質的には単
一ボードのマイクロコンピユータと同じ機能をも
つている。なおアレイを構成するPUの個数は32
個に限られるものではなく、一般には任意の適当
な個数が選択される。ｍ行ｎ列目のPUは（ｍ，
ｎ）で表わされる。

制御ユニツト２は１つのマイクロコンピユータ
であり、PUアレイ１を制御するとともに、デジ
タル入出力線DI／Ｏを介して、ホストコンピユ
ータ３あるいは入出力装置７乃至10との間でデー
タ通信を行なう。

ホストコンピユータ３は、汎用のミニコンピユ
ータであり、ソースプログラムをコンパイル／ア
センブルし、得られたオブジエクトプログラムを
制御ユニツト２およびPUへロードする。さらに
並列タスクを開始させ、制御ユニツト２との間で
必要なデータの転送を行ない、処理結果を出力さ
せる。

(2) PUアレイの構成第２図は、PUアレイ１におけるｍ行ｎ列目の
１つの処理ユニツトPUの細部構成図である。図
中、１６はマイクロプロセツサMPU、１７は算
術演算ユニツトAPU、１８は制御レジスタCR、
１９は状態レジスタSR、２０はローカルメモリ
LM、２１はプログラムメモリPM、２２は結果
メモリRM、２２ａは同期レジスタSC、２３は
前方の通信メモリCM、２４は後方の通信メモリ
CM、２５は左方の通信メモリCM、２６は右方
の通信メモリCMを示す。

マイクロプロセツサMPU１６は、応用プログ
ラムを実行し、８ビツトの固定小数点算術演算お
よび論理演算、メモリ間のデータ転送、算術演算
ユニツトAPU１７の制御などを行なう。

算術演算ユニツトAPUは、16ビツトおよび32
ビツト幅の固定小数点算術演算と32ビツト幅の浮
動小数点算術演算、対数や平方根などの基本関数
計算などを行なう。APU１７に対する転送およ
びその動作開始は、MPU１６により完全に制御
される。ただし、これらのデータについては、
MPUのレジスタを介さずに、直接APUとメモリ
との間でデータ転送を行なうことができる。

制御レジスタCR１８は、制御ユニツト２から
PUへ、制御語を転送するために使用される。

状態レジスタSR１９は、PUの状態を制御ユニ
ツト２へ通知するために使用される。このレジス
タはPUによつて書き込まれ、制御ユニツト２の
みによつて読み出されることができる。

ローカルメモリLM２０は、PUのローカルデ
ータおよびプログラムを記憶するために使用され
る。

プログラムメモリPM２１は、プログラムおよ
び読み出し専用データを記憶するために使用され
る。

結果メモリRM２２は、PUと制御ユニツト２
によつて共有され、これらの間でデータ転送を行
なうために使用される。

同期レジスタ２２ａは、PUアレイ内の各PUの
処理の同期をとるために使用される。

通信メモリCM２３乃至２６は、それぞれ前、
後、左、右の隣接するPUとの間で共有され、そ
れぞれのPUとの間のデータ通信のために使用さ
れる。

各PUは、システムクロツクによつて同期化さ
れている。システムクロツクは制御ユニツト２に
よつて供給される。隣接するPU間のCMに対す
るアクセスは、PU同士の競合を避けるため、シ
ステムクロツクの半サイクルで偶数番目のPUが
アクセスし、他の半サイクルで奇数番目のPUが
アクセスするように制御される。

(3) 隣接PU間のデータ転送隣接するPU同士の間でのデータ転送は、上記
した前後左右の通信メモリCM２３乃至２６を用
いて行なわれる。従来は、ローカルメモリLM２
０中のデータを他の隣接PUに転送したい場合、
MPU１６によりLM２０中のデータを読み出し
てそれを通信メモリCM２３，２４，２５，２６
に順次格納することにより行なつていた。

しかし、これでは、通信に要する時間がかかり
すぎるため、本発明では、MPU１６がLM２０
にデータを格納する際、それが隣接するPUに転
送すべきデータである場合には、特別のアドレス
（またはアドレス領域）を指定してCM２３乃至
２６にも同時に書き込むようにしている。

第３図は、ある１つのPUのMPU１６からみた
LMおよびCMのアドレス空間の１例を示す。ア
ドレス０〜99はLM２０のみにアクセスが行なわ
れる領域、アドレス100〜199は前方のCM２３と
LM２０とに共通にアクセスが行なわれる領域、
アドレス200〜299は後方のCM２４とLM２０と
に共通にアクセスが行なわれる領域、アドレス
300〜399とアドレス400〜499は、それぞれ左方お
よび右方のCM２５，２６とLM２０とに共通に
アクセスが行なわれる領域、そしてアドレス500
〜599は前後左右のCM２３乃至２６とLM２０と
に共通にアクセスが行なわれる領域である。

これにより、各PUにおいて、MPU１６は、デ
ータを転送すべき隣接PUの方向に応じてLM２
０への書き込みアドレス領域を選択することによ
り、自由に隣接するPUとの間で通信を行なうこ
とができる。

この場合、PUアレイの配列は２次元に限らず、
１次元、３次元など任意の次元のものに適用する
ことができる。

(4) 複数のPUのメモリ間あるいはPUのメモリと
周辺装置との間のデータ転送 PUアレイ１中の複数のPUのメモリ間、あるい
はメモリと周辺装置との間で、直接メモリアクセ
ス（DMA）方式によりデータ転送を行なう。

従来のDMAコントローラは、１つのPUのメ
モリと周辺装置との間のデータ転送を行なうよう
に作製されていたため、複数のPUに対して用い
るためには、これまで次のような方法がとられて
いた。

第４図はその概要図であり、図中、１はPUア
レイ、２は制御ユニツト、２７はPU接続切換回
路、２８は共通バス、２９はDMAコントローラ
機能をもつデータ転送制御装置を示している。制
御ユニツト２は、そのソフトウエアにより、各
PUに対して設けられているPU接続切換回路２７
を制御し、データを読み書きするべきPUまたは
PU群を選択指定する。例として、PU（01）のメ
モリの内容をPU（00）乃至PU（73）の全PUのメ
モリへ放送する場合を以下に示す。

まず制御ユニツト２は、PU接続切換回路２
７を制御し、共通バス２８とPU（01）を接続す
る。

次に、DMAコントローラ機能をもつデータ
転送制御装置２９に読み出しを開始するべきメ
モリのアドレス、データの量などの値を知ら
せ、この装置２９に制御権を移す。

すると、データ転送制御装置２９はPU（01）
のメモリからデータを読み出し、制御ユニツト
２のメモリなどに一時貯え、制御ユニツト２に
制御権を戻す。

制御ユニツト２はPU接続切換回路２７を制
御して、共通バス２８を全PR（00）乃至PU
（73）と接続する。

つづいて、制御ユニツト２はデータ転送制御
装置２９にデータを書き込むべきアドレスなど
を知らせ、制御権を移す。

データ転送制御装置２９は、先程貯えたデー
タを全PUのメモリに同時に書き込んだ後、制
御権を放す。

以上６回の手順により、PU（01）のメモリの内
容が全PUのメモリにコピーされる。

しかしこの方法は、比較的自由なPUの選択・
指定が可能である反面、制御のために時間がかか
り、システム全体の効率が低下する欠点があつ
た。

本発明では、上記のような従来方式の欠点を解
決するために、データ転送制御装置２９内にある
データの読み書きのアドレス指示器、データ数計
数器に連動させ、自動的にデータの読み書きを行
なうべきPUまたはPU群の選択制御を行なうため
の指示示器を設け、データ転送のための制御に必
要な時間を短縮して、PUアレイの処理効率を向
上させている。

第５図は、本発明に基づくデータ転送制御装置
の１実施例の構成図である。図中、３１は読み出
しPU指示器、３２は書き込みPU指示器、３３は
読み出しアドレス指示器、３４は書き込みアドレ
ス指示器、３５はデータラツチ、３６は読み書き
切り替え器、３７は転送データ数指示器、３８は
転送データ数計数器、３９は比較器、４０は命令
レジスタ、４１は命令解釈器、４２乃至４５は演
算器、４６乃至４８はスイツチを示す。以下に、
各部の機能を説明する。

読み出しPU指示器３１、書き込みPU指示器
３２：それぞれ、データが読み出されるPUと、
書き込まれるPUを指定するコードを格納して
おくレジスタで、そのコードがPU選択バスに
出力されると指定されたPUにアドレスバスと
データバスが接続され、そのPUのデータを読
み書きすることが可能となる。読み出しPU指
示器３１と書き込みPU指示器３２に付属して
いる演算器４２，４３は、あるPUの読み出し
や書き込みが終了したあと、次に読み出し書き
込みを行なうPUのコードを求めるための計算
を行なうものである。

読み出しアドレス指示器３３、書き込みアド
レス指示器３４：それぞれ、データが読み出さ
れるアドレスと、書き込まれるアドレスを格納
しておくレジスタである。読み出しアドレス指
示器３３と書き込みアドレス指示器３４に付属
している演算器４４，４５は、あるアドレスの
読み出しや書き込みが終了したあと、次に読み
出し書き込みを行なうアドレスのコードを求め
るための計算を行なうものである。

データラツチ３５；転送されるデータを一時
蓄えておくものである。

読み書き切り替え器３６：この装置がデータ
転送を行なう際に、データを読む動作と書く動
作を交互に切り替える制御をおこなう。データ
を読む時には、スイツチ４６，４７，４８を上
に倒し、読み出しPU指示器をPU選択バスに、
読み出しアドレス指示器をアドレスバスに接続
し、データラツチ３５を入力状態に、
READ／WRITE信号をREAD状態にする。こ
の状態でデータはPUから読み出され、データ
ラツチ３５に一時蓄えられる。次にデータを書
く時には、スイツチ４６，４７，４８を下に倒
し、書き込みPU指示器をPU選択バスに、書き
込みアドレス指示器をアドレスバスに接続し、
データラツチを出力状態に、READ／WRITE
信号をWRITE状態にする。この状態でデータ
はデータラツチ３５からPUへと転送される。

転送データ数指示器３７：転送されるべきデ
ータの数を格納しておくレジスタ。

転送データ数計数器３８：転送されたデータ
の数をかぞえ、格納しておくレジスタ。

比較器３９：転送データ数指示器３７の内容
と転送データ数計数器３８の内容、即ち転送さ
れるべきデータの数と転送されたデータの数を
比較し、必要なだけの数のデータが転送された
ことを検出する。

命令レジスタ４０：どのような手順のデータ
転送を行なうかを指示した命令を格納しておく
レジスタである。この命令は命令解釈器４１に
よりデコードされ、各演算器４２乃至４５に対
してどのような演算を行なうかを適切なタイミ
ングで指示する。

例えば、５番、10番、15番の各PUのメモリの
100番地からの８個のデータを、全PUのメモリの
300番地に移したいときは、読み出しPU指示器３
１に５を、書き込みPU指示器３２に全PUを表わ
すコードをそれぞれ格納し、読み出しアドレス指
示器３３、書き込みアドレス指示器３４にそれぞ
れ100，300を格納し、転送データ数指示器３７に
８を格納しておく。次に命令レジスタ４０にこの
手順のデータ転送を行なうことを指示した命令を
格納すると、この命令は命令解釈器によりデコー
ドされ、実行が始まる。

まず転送データ数計数器３８がクリアされ、５
番のPUの100番地からデータが読み出され、全
PUの300番地に書き込まれる。その後、読み出し
アドレス指示器３３、書き込みアドレス指示器３
４、転送データ数計数器３８の値が＋１される。
読み出しアドレス指示器３３、書き込みアドレス
指示器の値が＋１されて、それぞれ101，301にな
つたので、次は５番のPUの101番地から全PUの
301番地へデータ転送が行なわれる。これを８回
繰り返すと、転送データ数指示器３７と転送デー
タ数計数器３８の値が等しくなり、比較器３９に
より一致が検出されて、命令解釈器４１に伝えら
れる。命令解釈器４１は、このタイミングで、読
み出しPU指示器３１を＋５し、読み出しアドレ
ス指示器３３に元の値100を格納し、転送データ
数計数器３８をクリアし、実行を続ける。15番の
PUからのデータ転送が終了すれば全命令の完了
を検出し、バスの占有権を放す。

また複合コンピユータシステムでは、各PUに
散在している数個ずつのデータを全PUに複写す
る必要が生じることも少なくない。このような複
写を行なうデータ転送制御装置の他の実施例構成
を第６図に示す。

第６図において、第５図と異なる要素のみを示
すと、４９は読み出し開始アドレスラツチ、５０
は書き込み開始アドレスラツチ、５１は転送PU
数指示器、５２は転送PU数計数器、５３は比較
器、５４乃至５６は＋１加算器である。以下に、
装置の動作を説明する。

読み出しPU指示器３１に読み出しを開始す
るPUの番号（コード）を、書き込みPU指示器
３２に全PUを表わすコードをそれぞれ格納し、
読み出し開始アドレスラツチ４９、書き込み開
始アドレスラツチ５０にそれぞれ読み出しを開
始するアドレス、書き込みを開始するアドレス
を格納し、転送データ数指示器３７にデータ
数、転送PU数指示器５１に全PU数を格納して
おき、命令レジスタ４０に複写の命令を格納す
る。

命令の格納により実行が始まる。書き込み開
始アドレスを書き込みアドレス指示器３４に転
送する。

転送データ数計数器３８をクリアし、読み出
し開始アドレスを読み出しアドレス指示器３３
に転送する。

読み出しPU指示器３１で指示されるPUの読
み出しアドレス指示器３３で指定されるアドレ
スからデータを読み出し、書き込みPU指示器
３２で指定されるPU内の、書き込みアドレス
指示器３４で指定されるアドレスに書き込む。

読み出しアドレス指示器３３、書き込みアド
レス指示器３４、転送データ数計数器の値を＋
１する。転送データ数指示器３７と転送データ
数計数器３８の値が等しくなければに戻る。

転送データ数指示器３７と転送データ数計数
器３８の値が等しくなつたら、読み出しPU指
示器３１、転送PU数計数器５２の値を＋１す
る。転送PU数指示器５１と転送PU数計数器５
２の値が等しくなければに戻る。

転送PU数指示器５１と転送PU数計数器５２
の値が等しければ転送を終了し、バスを解放
し、制御を親コンピユータあるいはPUアレイ
に戻す。

読み出しPU指示器３１、書き込みPU指示器３
２により、制御ユニツト内のコンピユータも指定
可能とすることができる。このようにして、任意
のPUと制御ユニツトのメモリ、または周辺装置
との間で、データの構造をPUアレイの構造に合
わせて合理的に転送することができる。

(5) PUアレイとホストコンピユータとの結合本発明では、第１図に示すようなPUアレイ１
とホストコンピユータ３との間のデータ参照のた
めに、簡単で高速なバスの結合手段が使用され
る。PUアレイについては、実際に物理的にPU相
互間にどのような結合がなされているかというこ
ととは別に、ホストコンピユータから見た論理的
なPUアレイの構造を考えることができる。

第７図は８個のPU、すなわちPU（０）乃至PU
(7)が１列に並んだ１次元構造のPUアレイ例であ
る。一方、ホストコンピユータの中で扱うデータ
にも論理的な構造が考えられる。第８図は８×８
の２次元の行列データの例である。このデータを
第７図のPUアレイで分割して処理をする場合、
分割の仕方をいろいろとることができる。たとえ
ばa₁₁〜a₈₁の１列をPU（０）が分担し、a₁₂〜a₈₂
の１列をPU(1)が分担し、……というように各PU
が１列ずつを分担するということが考えられる。
このような場合、ホストコンピユータの中では、
データは第８図の行列中の（）で番号付けされた
ような順にメモリまたは周辺装置に格納されてい
る。他方、PUアレイにおいては、（０）〜(7)の８
個のアドレスの各PUに、その順に格納される。

もう少し複雑な例としては、第９図に示すよう
に、２×４の２次元構造のPUアレイを考える。
この場合、８×８の行列データを、４×２の小行
列８個に分割して、各PUに割当てることができ
る。この時、たとえばPU（０）とPU(1)に割当て
られたデータの順序（アドレス）は、それぞれ第
１０図イ，ロのようにずれる。同様にして、他の
PUにおけるデータ順序にもホストコンピユータ
でのデータの順序に対して一定のずれが生じる。

本発明では、このずれをアドレスラインとPU
選択ラインの信号との簡単な演算により自動的に
発生する変換回路を用いて、高速に対応するデー
タをホストコンピユータとPUアレイとの間で参
照可能にする。

第１１図は、ホストコンピユータにおける第８
図に示す８×８の行列データを第９図に示す２×
４のPUアレイ構造に対して割当てる場合のアド
レス変換回路の実施例を示す。図中、１はPUア
レイ、３はホストコンピユータ、６１はアドレス
ライン、６２はアドレスラインの信号からホスト
コンピユータ３におけるa₁₁のアドレスすなわち
先頭アドレスを差引く減算回路、６３は除算回
路、６４は加算回路、６５はPU選択ライン、６
６はPUアドレスラインである。６２，６３，６
４の回路が変換回路を構成し、制御ユニツト２内
に置かれる。除算回路６３は、アドレス信号を１
つのPU中のデータの行数、すなわち第１０図に
より“４”で割つた商b₁と余りb₀を求め、さらに
その商b₁をPUの縦の個数すなわち“２”で割つ
た商b₃と余りb₂を求め、さらにその商b₃を１つの
PU中のデータの列数、すなわち第１０図により
“２”で割つた商b₅と余りb₄とを求め、b₀，b₂，
b₄，b₅を出力する。

一般的にPUアレイ中のｍ行ｎ列目のPUをPU
（ｍ，ｎ）で表わしたとき、b₅，b₂によりPU（b₅，
b₂）が選択される。しかし、第１１図に示すよう
に、PUの番号付けを０乃至７のように一次元的
に行なつた場合には、その番号は、 b₅×（PUアレイの行数）＋b₂ となる。

b₄，b₀は、上記のようにb₅，b₂により選択され
たPU内の選択されたデータの２次元的な位置が、
（b₄，b₀）、すなわちb₄行b₀列目であることを表わ
す。これを一次元的なアドレスとして表わせば、 b₄×（PU内データ配列の行数）＋b₀ ＋（PU内のベースアドレス）となる。

ここで第１１図に示すように、アドレスライン
６１のアドレス値をA₀減算回路６２の出力アド
レス値をA₁，b₄およびb₀の値をA₂，b₅およびb₂
の値をA₃、PU選択ライン６５の値をA₃、PUア
ドレスライン６６の値をA₄とすると、A₁，A₂，
A₃，A₄は次のような式で与えられる。

A₁＝A₀−（ホストコンピユータ先頭アドレス） b₀：A₁／（１つのPU内のデータ配列の行数）
の余り b₁：A₁／（１つのPU内のデータ配列の行数）
の商 b₂：b₁／（PUアレイの縦方向行数）の余り b₃：b₁／（PUアレイの縦方向行数）の商 b₄：b₂／（１つのPU内のデータ配列の列数）
の余り b₅：b₃／（１つのPU内のデータ配列の列数）
の商 A₂＝b₄×（１つのPU内のデータ配列の行数）＋
b₀ A₃＝b₅×（１つのPU内のデータ配列の行数）＋
b₂ A₄＝A₂＋PUのベースアドレス第１１図の実施例の場合、アドレスライン６１
の最下位２ビツトは、b₀として、第１０図イ，ロ
に示すような各PUに割当てられる４×２の行列
データ中の各列における４個のデータ位置（順
序）の１つを指定する。

アドレスライン６１の下位から３ビツト目は、
b₂として、２×４配列のPUアレイの第１行のPU
か第２行のPUかを指定する。

アドレスライン６１の下位から４ビツト目は、
b₄として、各PUにおける４×２行列データの第
１列か第２列かを指定する。

アドレスライン６１の下位から５，６ビツト目
の２ビツトは、b₅として、PUアレイ中の４つの
列位置の１つを指定する。

この実施例では、データの行、列、PUの行、
列の数がすべて２のベキ乗であるので、上記除算
回路６３の演算は、単なるアドレスラインの入れ
換えだけで済ますことができる。しかし一般的な
行、列数の場合、上記のような除算が必要であ
る。演算により得られたb₅，b₂をPUの選択ライ
ン信号として使用し、b₄，b₀にPU内でのこのデ
ータ群のベースアドレスの加算を加算回路６４に
おいて行なつて、その出力をPUのアドレスライ
ン信号として使用する。以上の対応付けにより、
ホストコンピユータ３は、PUアレイ中に分散し
ているデータを、第８図に表わされた構造として
すばやく参照することができる。

上記の方式は一般的なアドレスの変換方式を与
えるものであるから、上記の例以外のデータ構造
（３次元データなど）と他のPUアレイ構造につい
ても適用できる。

(6) PU間の同期 PUアレイ中の各PUに次の処理を実行させるた
めには、他のPUの現在の処理の結果が必要であ
る場合がある。そのような場合には、PUアレイ
中の各PUが次の処理を開始する前に、全てのPU
が現在の処理を終了している必要がある。従来の
同期制御回路は、第１２図に示すように各PUが
１桁のフラグレジスタ６７をもち、いつもは
“０”を設定しておき、同期化要求がある状態
（モード）では、各PUが現在の動作を終了したと
きにそれぞれ“１”を書き込むようにして、これ
らのフラグの一致をANDゲート６８で検出し、
制御装置６９は、ANDゲート６８の出力が“１”
になつた後で各PUへ割り込みをかけて同期をと
るようにしていた。

しかし、プログラム中の複数箇所において、同
期をとる必要がある場合、各箇所ごとに同期をと
らなければならないが、第１２図の方式ではこの
ような複数個の同期要求について各同期点を識別
することができないので、エラーにより異なる同
期点にあるPUに対しても同期制御を行なう可能
性がある。このような不都合が生じないようにす
るには、フラグレジスタの出力が“１”となつて
後、制御装置が各PUの同期要求が同種類のもの
であるかを調べる必要がある。これは、制御装置
が各PUを順次調べることにより行なわれるので、
システム全体の性能低下をきたす。

このため本発明の同期制御回路では、１桁のフ
ラグレジスタの代りに複数桁をもつ同期レジスタ
を設け、異なる同期点に対して別々の同期コード
を設定することにより識別可能にしている。

第１３図はその概要図であり、７０は同期レジ
スタ、７１は一致検出回路を示す。

一致検出回路７１は、各同期レジスタ７０に書
き込まれた同期コードが一致したとき、一致した
ことと、同期コードとを制御装置６９に通知す
る。制御装置６９は各PUに再スタートを指示す
ることにより同期をとる。これにより、同期点が
複数個ある場合も、各同期点ごとに確実高速に同
期をとることができる。

また、一致した同期コードを制御装置に知らせ
ることにより、制御装置は単なる同期のみでな
く、PUの停止など他の制御を行なうことができ
る。

第１４図は、同期制御回路の１実施例の構成図
であり、DMA要求を用いたPUの同期制御の例
を示す。図中、２は制御ユニツト、７２はPU、
７３はORゲート、７４は同期要求フラグレジス
タSF、７５は通信要求フラグレジスタCF、７６
は同期レジスタSC、７７は一致検出回路、７８
はORおよびNORゲート、７９はANDおよびOR
ゲート、８０はタイマ、８１および８２はAND
ゲートである。次に回路の動作機能を説明する。

同期は、プログラム上の同期点まで実行を行
なつたPUが自分自身にHALT，WAITなどを
かけるハードウエアをセツトすることにより一
時実行を停止し、全PUがこの状態になつたこ
とを検出して一斉にPUに実行を再開させると
いう方法を用いて行なう。しかしHALT状態
の無いマイクロプロセツサを用いる場合は、
DMA要求によるPUの停止方法を用いる。同
期点まで実行を行なつたPUが自分自身に
HALT，WAITの代わりにDMAをかけるハー
ドウエアをセツトすることにより一時実行を停
止し、全PUがこの状態になつたことを検出し
て一斉にPUにDMA要求を解除することによ
り一斉に実行を開始させるという方法を用いて
行なう。

PUごとに同期点がずれていないことを確か
にする為に、PUは複数ビツトの同期コードを
同期レジスタSCに書き込み、全PUの同期コー
ドが一致した事を検出した後、HALT要求を
解除する。

同期によつては、一致を検出してもすぐに
HALTを解除せずに、制御ユニツト２に通知
する場合もあるので、その場合には通信要求フ
ラグレジスタCFを用いて制御ユニツトへの通
知要求を発生する。

HALT，WAITの代わりにDMA要求を用い
る場合、一般にDMAはデータ転送のために用
いられるので、同期のためのDMA要求をデー
タ転送のためのそれと区別する必要がある。そ
のためには、データ転送のためのDMAのフラ
グと同期のためのDMAのフラグ（同期要求フ
ラグレジスタSF）を互いに独立に設け、両者
の論理和（ORゲート７３）により実際のPU
へのDMA要求が生じるようにする。

同期エラーの検出。同期要求が少なくとも一
つ有るにもかかわらず、各同期レジスタSCの
内容が不一致のまま一定時間が経過すれば、タ
イマ８０がこれを検出して制御ユニツトに通知
する。この一定時間の設定、ENABLE／
DISABLEは制御ユニツトからソフトウエアで
行なう。

同期要求フラグレジスタSFは、同期レジスタ
SCへの書き込みによつてセツトされ、PU自身に
HALT（またはWAIT，DMA）要求を発生する。
そして同期をとるためのHALT解除によりリセ
ツトされる。特別にフリツプフロツプのようなフ
ラグのためのハードウエアを設けずに、同期レジ
スタSCのデフオールト（普段の値）をあらかじ
め決めておいて、その値以外になつたとき同期要
求があるものと解釈する回路によることもでき
る。

制御ユニツトへの通信要求フラグCFは、同期
レジスタSCへの書き込みによつてセツト／リセ
ツトされ、制御ユニツトへの通知要求を発生す
る。

同期レジスタSCはPUからのみ同期コードを書
き込まれる。

この同期回路では、全SFが１で、且つ、全SC
が一致し、且つ、CFが０のとき、全PUの同期用
HALT要求及びフラグを解除する。CFが１のと
き、制御ユニツトに割り込みをかける。

第１５図は、同期をとるためにDMA要求とは
別のHALT，WAIT等の信号を用いることが可
能な場合にそれを用いた例で、同期要求フラグの
代わりに同期コードが普段の値で無い事を検出し
て同期制御を行なう方式である。図示の回路で
は、同期コードの普段の値として零を用いてお
り、そのため全てのPUの同期レジスタSCが同じ
非零の値をとつたとき同期制御を行なうようにす
る。図中の８３は、全入力が同じ非零値であるこ
とを検出する一致検出回路である。

第１５図の回路の動作を説明する。まず、プロ
グラムの実行が同期点に到達したPUが同期レジ
スタSCに零でない同期コードを書き込む。SCの
書き込みに連動して、PUにHALTがかかる。各
PUが次々に同期コードを書き込みそして停止し、
一般検出回路によりすべての同期コードが一致
し、且つそれが零でないことが検出されると、そ
の出力信号により全SCがクリアされる。さらに
それに連動してPUのHALTが解除され、全PU
が一斉に実行を再開する。

なお、第１４図および第１５図の回路では、同
期制御の条件の組み合わせを換えて用いることが
可能である。すなわち、同期要求フラグと
HALTその他を用いることも、同期コードの普
段の値とDMAを用いることもできる。またこれ
らや、第１５図の回路に通信要求を付加すること
もできる。同期要求フラグ、WAIT信号を用い、
且つ同期コードの値がある範囲の場合に通信要求
を発生する回路の例を第１６図に示す。

第１６図において、８４は全入力の一致とその
正、負を識別する一致検出回路である。次に第１
６図の回路の動作を説明する。まず、プログラム
の実行が同期点に到達したPUが同期レジスタSC
に同期コードを書き込む。このとき、通信の必要
のある同期点では負の同期コードを書き込み、そ
うでない同期点では正の同期コードを書き込む。
SCの書き込みに連動して同期要求フラグ（SF）
がセツトされ、PUにWAITがかかり、PUは停
止する。各PUが次々に同期コードを書き込み、
停止し、一致検出回路８４によりすべての同期コ
ードが一致し、且つそれが正であることが検出さ
れると、その出力信号により全SFがクリアされ
る。それに連動しPUのWAITが解除され、全
PUが一斉に実行を再開する。同期コードが負で
あるときは、一致検出回路８４により親コンピユ
ータの制御ユニツトに通信要求が伝えられる。

〔発明の効果〕

以上のように、本発明によれば、複合コンピユ
ータシステムにおける各要素コンピユータ間ある
いは周辺装置と要素コンピユータ間の通信時間が
短縮され、また同期制御を確実に行なうことが可
能となり、システム全体の性能を向上させること
ができる。

【図面の簡単な説明】

第１図は本発明による複合コンピユータシステ
ムの全体構成図、第２図はPUアレイ内の１つの
PUの細部構成図、第３図は通信メモリCMのア
ドレス空間の説明図、第４図はPUアレイに対す
るデータ転送の従来例を説明するための概要図、
第５図はデータ転送制御装置の１実施例構成図、
第６図はデータ転送制御装置の他の実施例の構成
図、第７図は１次元構造のPUアレイの１例を示
す図、第８図は８×８の２次元の行列データの説
明図、第９図は２×４の２次元構造のPUアレイ
の説明図、第１０図イ，ロはそれぞれ第９図にお
けるPU（０），PU(1)内のデータ配列を示す説明
図、第１１図はアドレス変換回路の１実施例の構
成図、第１２図は従来の同期制御回路の１例を示
す図、第１３図は本発明による同期制御回路の概
要図、第１４図は同期制御回路の１実施例の構成
図、第１５図および第１６図はそれぞれ同期制御
回路の他の実施例の構成図である。図中、１はPUアレイ、２は制御ユニツト、３
はホストコンピユータ、１６はマイクロプロセツ
サMPU、２０はローカルメモリLM、２２ａは
同期レジスタSC、２３乃至２６は通信メモリCM
を示す。

Claims

【特許請求の範囲】

１複数のコンピユータを並列配置し、各隣接す
る２つのコンピユータ同士の間で通信可能にした
複合コンピユータシステムにおいて、各コンピユ
ータにはローカルメモリを、そして各隣接する２
つのコンピユータ間には通信メモリを設け、各コ
ンピユータごとにローカルメモリおよび通信メモ
リのそれぞれの少なくとも一部には共通のアドレ
ス領域を設定し、各コンピユータは隣接コンピユ
ータと通信を行なう際に上記共通アドレス領域を
使用してローカルメモリおよび通信メモリの双方
に同時に同一のデータを書き込むことを特徴とす
る複合コンピユータシステム。