JPH0273734A

JPH0273734A - スペクトラム拡散通信方式における擬似雑音符号系列の受信側同期回路

Info

Publication number: JPH0273734A
Application number: JP63224398A
Authority: JP
Inventors: Masao Kako; 加来　雅郎; Hajime Tachikawa; 立川　肇; Shuji Okawa; 大川　修治
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-09-09
Filing date: 1988-09-09
Publication date: 1990-03-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、スペクトラム拡散通信方式における擬似雑音
符号系列の受信側同期回路に関するものであり、更に詳
しくは、ＩＣ化に適するようにデジタル回路で構成され
た遅延ロックループ方式によるこの種の受信側同期回路
に関するものである。

〔従来の技術〕

スペクトラム拡散通信方式における擬似雑音符号系列の
受信側同期回路の基本回路は特開昭５７−６５９３５号
公報（その第２図）や特公昭６２−３９８６２号公報（
その第１図）に記載されている。この基本回路は遅延ロ
ックループ方式による同期回路であり、通常スペクトラ
ム拡散通信方式ではこの方式による同期回路が多く用い
られている。

特公昭６２−３９８６２号公報（その第１図）に記載さ
れて回路を例に採り、以下スペクトラム拡散通信方式に
おける擬似雑音符号系列の受信側同期回路の基本回路を
簡単に説明する。

第１０図はかかる基本回路を示すブロック図である。な
お同図では、擬似雑音符号発生器を拡散符号発生器（Ｍ
系列発生器）と呼んでいる。

同図を参照する。すなわち、±１で表現された２進の最
大製系列符号（以下Ｍ系列という）が白雑音等の雑音を
伴って端子１１１に入力している。

そして、送信側で使用された拡散符号発生器と同じ系列
の符号を発生するＮ（Ｎは３以上の整数）段の帰還シフ
トレジスタで構成されるＭ系列発生器５０のＮ段目の出
力信号（±１で表現されている）と前記入力信号と乗算
器１０で乗算する。又、前記Ｍ系列発生器５０のＮ−２
段目の出力信号と前記入力信号とを乗算器１１によって
乗算し、乗算器１１と１０の出力の絶対値の差を減算器
２０から出力する。減算器２０の出力は、ループフィル
タ３０によって平滑化して電圧制御発振器（■Ｃ○）４
０の制御入力とする。

電圧制御発振器４０は、ループフィルタ３０の出力電圧
によって発振周波数が制御され、その出力信号は前記Ｍ
系列発生器のクロック信号とする。

このようなデイレイ・ロック・ループにおいては、前記
Ｎ段目の出力系列をＰＮ　、Ｎ−２段目の出力系列をＰ
　Ｎ−２とすると、ループフィルタ３０の出力は、受信
信号とＰＮとの相関値と、受信信号とＰ　Ｎ−２との相
関値の差を示すことになる。

送信側の拡散符号発生器から発生する拡散符号の個々の
ピントの断続時間τを１チツプとすると、例えば前記Ｐ
Ｎと受信信号との位相が１チツプ以上離れた場合はその
相関値は０となり、丁度合致したときは最大値となる。

前記Ｐ　Ｎ−２は、それより２チツプ離れた位相で最大
の相関となる。

従って、例えばＮ−１段目を中心に考えると、ループフ
ィルタ３０の出力は位相差が−τのときに正の最大値を
とり、位相誤差が十τのときに負の最大値となり、位相
誤差が±２τ以上になると零になる（第１１図ａ参照）
。そして、位相誤差がＯのときも丁度零となる。位相誤
差がＯのときは、Ｎ−１段目の出力信号と受信信号が同
期している。すなわち、Ｎ−１段目の出力信号と受信信
号との相関は第１１図すに示すようになる。

上述から理解されるように、ループフィルタ３０の出力
が０になるように電圧制御発振器４０の発振周波数を制
御すれば、Ｍ系列発生器５０の出力位相を一定値に制御
して同期をとることができる。

以上説明した如き基本回路を従来実現するためには、拡
散復調器の相関器としてはダブルバランスドミキサ（Ｄ
ＢＭ）とバンドパスフィルタ（ＢＰＦ）等で構成された
ものが用いられ、検波器はダイオード、抵抗及びコンデ
ンサ等から成る包路線検波器を用いた例が多い。したが
って、これらと同様にアナログ系の回路で受信側同期回
路を構成しようとすると、回路全体が大型化することや
、受信機をＩＣ化する際には、擬似雑音符号発生部まわ
りのデジタル系と、同期回路まわりのアナログ系とが混
在することや、コンデンサ等の外付は部品が数多く残る
ことになる。

〔発明が解決しようとする課題〕

従来技術においては、前述したような受信側同期回路の
具体化した回路構成は示されておらず、また回路基板の
小型化をはかるためにＩＣ化を目的としたデジタル化さ
れた同期回路についての配慮がされていなかった。

本発明の目的は、回路基板の小型化や回路動作の安定度
向上及び外付は部品の削減を可能にするため、ゲートア
レー等により構成してＩＣ化を可能とするデジタル化さ
れたスペクトラム拡散通信方式における擬似雑音符号系
列の受信側同期回路を提供することにある。

〔課題を解決するための手段〕

上記目的は、受信側同期回路を構成する相関器やフィル
タ、検波器及び加算器等を主にカウンタ、マグニチュー
ドコンパレータ、排他的論理和ゲート、Ｄタイプフリッ
プフロップ、ナントゲート、オアゲート、トライステー
トバッファ及びインバータ等で構成することにより達成
される。

〔作用〕

本発明における受信側同期回路は、主に排他的論理和ゲ
ート、カウンタ、マグニチュードコンパレータ及びフリ
ップフロップ等で構成した同期判定部を基本とし、かか
る同期判定部を第１〜第３まで３組使用し第１の同期判
定部には擬似雑音符号発生器を構成するＮ段（但しＮは
３以上の整数）の帰還シフトレジスタのｎ段目の出力を
入力し、第２の同期判定部には（ｎ−１）段目の出力を
入力して、擬似雑音符号のｎ段目と（ｎ−１）段目の中
間点で同期が維持する様に作動して同期を追跡する同期
追跡部としての遅延ロックループを構成している。

同期状態にあるか否かの同期判定は第３の同期判定部が
行うわけであるが、これも擬似雑音符号と受信信号が入
力される排他的論理和ゲートで相関器を構成し、カウン
タ、コンパレータ及びフリップフロップ等でバンドパス
フィルタを構成し、同期した時に搬送波成分が抽出され
ることで同期、非同期を判定する。

このようにデジタル回路で同期回路が構成出来るので、
アナログ回路に比べＩＣ化が容易となり、調整点や外付
は部品の削減及び回路動作の安定化がはかれる。

〔実施例〕

次に図を参照して本発明の一実施例を説明する。

第１図は本発明の一実施例としての受信側同期回路を含
む受信回路（スペクトラム拡散通信方式における受信回
路）を示すブロック図、第２図はそれに対応した送信回
路（スペクトラム拡散通信方式における送信回路）を示
すブロック図である。

先ず第２図において、１００は送信ずべき情報の入力端
子、１０１はＤタイプのフリップフロップ（以下、Ｄ−
ＦＦと略す）、１０２は発振器、１０３は分周器、１０
４は情報を広帯域に拡散する擬似雑音符号発生器（以下
、ＰＮＧと略す）、１０５及び１０６は排他的論理和ゲ
ート（以下、ＥＯＲと略す）、１０７は情報がスペクト
ラム拡散された信号を送出する送信出力端子である。

次に第１図において、全体は大まかに云うと、同期判定
部１０８と同期追跡部１０９と情報復調部１１０とから
成っている。１１１が受信信号の入力端子である。

先に第１０図を参照して説明した基本回路との対応で云
えば、第１０図の端子１１１は入力端子１１１に対応し
、Ｍ系列発生器５０はＰＮＧ　（擬似雑音符号発生器）
１４０に対応し、乗算器１０はＥＯＲ（排他的論理和ゲ
ート）１２２に対応し、乗算器１１はＥＯＲ（排他的論
理和ゲート）１２４に対応し、減算器２０が３点を中心
とする若干の回路（１４３，１４４，１５０，１５６，
１５７）に対応している。

またＶＣＯ４０は、１４８，１４９，１５４１５２．１
６３，１６４，１５３から成るＶＣＯに対応している。

ＶＣＯ４０の出力はＭ系列発生器５０に供給されるわけ
であるが、この点は第１図では、ＶＣＯの出力が分周器
１５１を通し、フリップフロップ１４１を介してＰＮｏ
　１４０のクロック端子ＣＫへ供給されることで表現さ
れている。

要するに、本発明にかかる受信側同期回路は、同期追跡
部１０９と、後にその作用を説明する同期判定部１０８
と、から成るものであるが、第１図では受信回路として
の性格上、そのほかに情報復調部１１０を備えていると
考えることができる。

以下、細かい説明に入る。第１図において、１１１は信
号入力端子で、広帯域に拡散された信号が入力される。

１１２は増幅器で、同期判定部１０８、同期追跡部１０
９が充分動作するレベルまで入力信号を増幅する。

同期判定部１０８は、ＥＯＲ１１３及び１１４、カウン
タ１１５及び１１６、マグニチュードコンパレータ（以
下、ＣＭＰと略す）１１７〜１１９、Ｄ−ＦＦ１２０及
び１２１で構成し、同期が完了しているかいないか、つ
まり同期・非同期の判定を行う。

同期追跡部１０９は、同期判定部１０８と同様の動作を
するＥＯＲ１２２〜１２５、カウンタ１２６〜１２９、
ＣＭＰ　１３０〜１３５、Ｄ−ＦＦ１３６〜１３９と、
ＰＮＧ　１４０、Ｄ−ＦＦ１４１及び１４２、トライス
テートバッファ１４３〜１４６、インバータ１４７〜１
５０、分周器１５１、セラミック発振子１５２、電圧可
変容量素子１５３、抵抗１５４〜１６１およびコンデン
サ１６２〜１６４からなり、送信回路側と受信回路側の
各ＰＮ符号系列の同期をとる。

情報復調部１１０は、ＥＯＲ１６５、抵抗１６６、コン
デンサ１６７、インバータ１６８，１６９及び出力端子
１７０からなり情報の復調を行う。

第３図は、第１図、第２図にそれぞれ示した回路の動作
説明用の波形図で、２００〜２０５が第２図の送信回路
の動作説明用の波形図であり、２０６〜２１２が第１図
の受信回路の動作説明用の波形図である。また第４図も
第１図の受信回路の動作説明用の波形図である。

第２図において、分周器１０３は発振器１０２の周波数
を分周し、搬送波、ＰＮＧ１０４のクロック及びその他
必要な周波数に変換する。本例では搬送波を２分周して
ＰＮＧのクロックにしている。

第３図において２００が搬送波（ｆｃ）、２０１がＰＮ
Ｇ１０４のクロック（ｆＰＮ）を示す。ＰＮＧ１０４は
クロックｆＰＮ２０１で駆動されてＰＮ符号系列２０２
を発生する。端子１００に入力された情報は、クロック
端子（ＣＫ）にクロックｆｃ２００が入力されたＤ−Ｆ
ＦＩＯＩでクロックｆｃと同一位相の情報（２０３）に
変換される。

この情報は一方にＰＮ符号２０２が入力されたＥＯＲ１
０５で広帯域に拡散された信号（２０４）に変換される
。この信号は更に、一方にクロックｆｃ２００が入力さ
れたＥＯＲ１０６で、クロックｆｃを中心に変調された
信号（２０５）に変換される。この信号は端子１０７よ
り送信される。

受信回路では、送信回路から送信された信号２０５から
情報を復調するには、送信回路側のＰＮ符号２０２と同
一系列でかつ同位相のＰＮ符号を用いるのでなければ正
しく復調出来ない。

第１図に示した同期判定部１０８及び同期追跡部１０９
は、受信回路側のＰＮＧ１４０で発生するＰＮ符号系列
が、送信回路側のＰＮＧ　１０４で発生するそれと同一
位相になった時を判定し、そのあとこの同期を維持する
ためのものである。なお、同期追跡部１０９は遅延ロッ
クループ（ＤＬＬ）で構成している。

第３図に示す２０６は、同期判定部１０８のＥＯＲ１１
３の一方に入力されるＰＮ符号系列で、送信回路側のＰ
Ｎ符号系列と同位相の場合を示す。

ＥＯＲ１１３のもう一方には、２０５で示す送信信号が
入力されているので、ＥＯＲ１１３の出力には２０７に
示す信号が出力される。

情報復調部１１０のＥＯＲ１６５は、一方の入力側にＥ
ＯＲ１１３の出力２０７が、もう一方の入力側には送信
回路の搬送波ｆｃと同位相の信号２０５が入力されてい
るのでＥＯＲ１６５の出力は、２０８で示す信号を出力
する。２０Ｂは送信回路からの情報２０３と同一であり
、情報は正しく復調されたことになる。また、抵抗１６
６及びコンデンサ１６７で構成するローパスフィルタは
、ＥＯＲ１６５への入力信号がわずかな位相ずれがある
ことにより生じる「ヒゲ」を取り除くためのものである
。

以上は送信回路側と受信回路側のＰＮ符号系列が同位相
の時であるが、位相がずれた時のＰＮ符号系列を２０９
に示す。

この時、ＥＯＲ１１３には２０９と２０５の信号が入力
されるので、出力には２１０で示す信号が現れる。また
情報復調部１１０のＥＯＲ１６５には信号２１０と、受
信回路側のＰＮ符号系列と同位相のクロック（再生した
搬送波）２１１が入力されるので、この出力は２１２で
示す信号が復調される。この信号は送信回路からの情報
２０３とは異なり、復調出来ないことを示している。こ
こで、同期時と非同期時でのＥＯＲ１１３の出力２０７
と２１０を比較すると、２０７には搬送波成分が多（現
れ、情報が変化したときに搬送波の２分の１の周波数が
現れる。この様に同期時には規則性があるが、非同期時
には２１０に示す様に規則性がなく、搬送波成分及び搬
送波の２分の１の周波数以外の成分が現れる。

第１図に示した受信回路の動作の要点は以上説明した様
に、同期時と非同期時で、ＥＯＲ１１３の出力の周波数
成分が相違することに着目し、この相違をデジタル回路
で判定し、同期判定及び同期追跡を行う点にある。

第４図は同期判定部１０８の動作説明用の波形図である
。

以下、第４図を用いて同期判定部１０８の動作を詳細に
説明する。３００は第３図の２０５と同一のもので送信
された信号（ＥＯＲ１１３の入力信号）である。３０１
はＰＮＧ　１４０で発生されるＰＮ符号系列で、前述の
２０６と同様に送信回路側のＰＮ符号系列と同期状態に
ある。３０２はＥＯＲ１１３の出力で、信号３００と３
０１のＥＯＲ出力である。この信号は第１図に示す様に
、カウンタ１１５のリセット（Ｒ）端子とＤ−ＦＦ１２
１のクロック（ＣＫ）端子に接続されている。

カウンタ１１５の出力はそれぞれＣＭＰ　１１７及び１
１８に接続されており、ＣＭＰ　１１７及び１１８の出
力はＥＯＲ１１４に接続されている。

今、ＣＭＰ　１１７及び１１８の比較値を、それぞれＢ
ｌおよびＢ２とするとＣＭＰ　１１７の出力は、カウン
タ１１５の値が８１を越えるとＨレベルになる。同様に
、ＣＭＰ　１１８の出力は、カウンタ１１５の値が８２
を越えるとＨレベルになる。

カウンタ１１５のリセット端子には、３０２で示す信号
か印加されるので、３０２がＬレベルの時カウンタ１１
５は、第１図に示したｆｌの周波数をカウントする。し
たがって、ＣＭＰ１１７及び１１８の比較値Ｂ１及びＢ
２を、信号３０２の下で示した時間間隔をはさむように
設定すると、信号３０２の中から１／２Ｔの周波数成分
を検出出来る。信号３０３は比較値Ｂ１のＣＭＰ　１１
７の出力信号で、信号３０４は比較値Ｂ２のＣＭＰ１１
８の出力信号である。信号３０３と信号３０４をＥＯＲ
１１４で排他的論理和をとると、３０５に示す信号とな
るが、矢印で示す所に１／２Ｔの周波数成分でない信号
が現れている。

従って、この信号を削除するため信号３０５をＤ−ＦＦ
１２０で遅延させ、この遅延した信号（３０６）を、Ｄ
−ＦＦ　１２１のクリヤ（ＣＬＲ）端子に入力すると、
Ｄ−ＦＦ　１２１のクロック（ＣＫ）には信号３０２が
印加されているために、Ｄ−ＦＦ　１２１の出力にはク
リヤ端子がＨレベルの時、クロックの立上りでＨレベル
が現れる。この結果、Ｄ−ＦＦ１２１の出力は、信号３
０７で示す様に１／２Ｔの周波数成分以外は検出されな
い。信号３０７かられかる様に、ＰＮ符号系列が同期し
たときは、はぼ２Ｔの時間間隔でパルスが発生する。

カウンタ１１６及びＣＭＰ　１１９は、信号３０７の情
報で同期・非同期を判定する回路である。

カウンタ１１６のリセット（Ｒ）端子には信号３０７が
印加されているためにカウンタ１１６は信号３０７がＬ
レベルの間、ｆ２の周波数をカウントする。また、ＣＭ
Ｐ　１１９はＣＭＰ　Ｌ　１７及び１１Ｂと同様に、比
較値とカウンタ値を比較しカウンタ値が比較値よりも大
きくなると、ＣＭＰ　１１９の出力がＨレベルになる。

ここで、比較値をＣ１とすると、信号３０８に示す様に
、カウンタ１１６の出力がＣＩを越えない時は、ＣＭＰ
　１１９の出力はＬレベルであるが、信号３０７のパス
ル間隔が長い時は、Ｃ１を越えた時にＣＭＰ１１９の出
力はＨレベルになる。この様にＣ１を比較値にしたとき
には、同期・非同期の判定は出来ないのでＰＮ符号系列
が同期した時は、ＣＭＰ　１１９の出力がＬレベルにな
る様に比較値を０２に設定すると、信号３０９に示す様
にＣＭＰ　１１９の出力はＬレベルのままである。

以上はＰＮ符号系列が同期したときの場合を説明したが
、次にＰＮ゛符号系列が非同期状態のときについて説明
する。信号３１０は送信回路側のＰＮ符号系列と位相か
ずれたＰＮ符号系列を示している。したがって、ＥＯＲ
１１３の出力は、信号３００と信号３１０の排他的論理
和である信号３１１が現れる。この信号は前述の様にカ
ウンタ１１５のリセット（Ｒ）端子に印加されているの
で、信号３１１がＬレベルの間ｆ１をカウントし、ＣＭ
Ｐ１１７及び１１Ｂの出力は、それぞれ３１２及び３１
３で示す信号になる。この結果、Ｄ−ＦＦ１２１の出力
は３１４で示す信号となる。この信号はＰＮ符号系列が
同期したときの信号３０７に対応する。信号３１４は信
号３０７に比べて、パルス間隔が広くなっているために
、ＣＭＰＩＩ９の比較値が０２の時の信号３１６には１
ルベルが現れ、同期がはずれたことがわかる。

以上からＣＭＰ　ｌ　１９の比較値を０２とすると同期
時は信号３０９に示す様に全体にわたってＬレベルとな
るが、非同期時には信号３１６に示す様にＬレベルとＨ
レベルが現れることから同期・非同期の判定が可能とな
る。

次に第１図において１０９で示す同期追跡部の動作を説
明する。

ＥＯＲ１２２及び１２３、カウンタ１２６及び１２７、
ＣＭＰ　１３０〜１３２、Ｄ−ＦＦ１３６及び１３７で
構成する回路と、ＥＯＲ１２４及び１２５、カウンタ１
２８及び１２９、ＣＭＰ　１３３〜１３５、Ｄ−ＦＦ１
３８及び１３９で構成する回路は、それぞれ１０８で示
した同期判定部と同様な構成をしているので、それぞれ
第１および第２の同期判定部と呼ぶことにすれば、同期
追跡部１０９は第１および第２の各同期判定部から成る
ものと云うことができる。この場合には、同期判定部１
０８を便宜上、第３の同期判定部と呼ぶことにする。

同期判定部１０８ではＥＯＲ１１３に入力するＰＮ符号
系列は、ＰＮＧ１４０の出力（ｎ−１段）の信号をＤ−
ＦＦ　１４２で２分の１ビツト遅延した信号を用いてい
るが、同期追跡部１０９ではＥ○Ｒ１２２の入力にはＰ
ＮＧ１４０のＮ段目の出力が入力され、ＥＯＲ１２４の
入力にはＰＮＣ，１４０の（ｎ−１）段目の出力が入力
される点が同期判定部１０８との相異点である。

また、トライステートバッファ１４３，１４４とインバ
ータ１５０及び抵抗１５第６、１５７からなる回路はＣ
ＭＰ１３２．１３５の出力を合成する合成回路である。

抵抗１５８〜１６１、コンデンサ１６２は前述の出力を
積分し直流レベルを設定する。

セラミンク発振子１５２、電圧可変容量素子１５３、イ
ンバータ１４８及び１４９、抵抗１５４、コンデンサ１
６３及び１６４からなる回路は、電圧可変容量素子１５
３の印加電圧により発振周波数が変化する電圧制御型発
振器（以下、ＶＣＯと略す）で、電圧が高くなるにつれ
て発振周波数も高くなる。

トライステートバッファ１４５，１４６及びインバータ
１４７は、分周器１５１に入力する信号の切換回路で、
その入力は前述のＶＣＯの出力とＶＣＯの発振周波数か
られずかにずれた発振周波数をもつクロックｆ３である
。分周器１５１はＰＮＧ１４０のクロック等を供給する
ために適当な周波数に分周する。

第５図は同期追跡部１０９の動作説明用の波形図で、４
００はＣＭＰ　１３２の出力を示す。これは同期判定の
説明の時に示した、第４図の３１６に示すものと同じで
あるが、第４図と第５Ｍでは時間軸が異なり第５図の方
が速くスィーブした状態を示す。また波形４００はＰＮ
Ｇ　１４０のｎ段目の出力をＥＯＲ１２２に入力してい
るため、端子１１１の入力信号とＰＮＧ１４０のｎ段目
の符号系列との相関が大きくなったとき、ＣＭＰ１３２
の出力は第４図３０９に示す様にＬレベルになる。

４０１はＣＭＰ　１３５の出力を示したものであり、Ｃ
ＭＰＬ３２の出力と異なる点は、ＰＮＧＩ４０の（ｎ−
１）段目の出力をＥＯＲ１２４に入力していることと、
ＣＭＰ　１３２の出力はカウンタ１２７の値が基準値よ
り大きくなるとＨレベルとなるが、ＣＭＰ　１３５の出
力はカウンタ１２９の値が基準値より大きくなるとＬレ
ベルになることである。したがって、両者の波形をみる
と、互いに反転した波形となる。

４０２はＣＭＰ　１３２と１３５の出力をトライステー
トバッファ１４３，１４４及びインバータ１５０で加算
した信号を示し、受信回路側のＰＮ符号系列と受信信号
との相関値が低くなるとパルスが出る様加算されている
。すなわち、波形４００ではＬレベルで相関値が高いこ
とを示し、波形４０１ではＨレベルが相関値が高いこと
を示しているので、波形４０２は相関が高いときは抵抗
１５第６、１５７で決められた電位（Ｖｎ）となり、相
関値が低くなるとＶｎを中心に正負にパルスを出力する
。この信号は抵抗１５９及びコンデンサ１６２で積分さ
れ、４０３に示す信号でＶＣＯを制御して同期を追跡す
る。

第６図は同期判定部の他の具体例を示したものである。

第１図のそれと構成はほぼ同じであるが、第１図はイン
ライン方式を、第６図はへテロダイン方式をそれぞれ示
している。図中、第１図におけるのと同一のものには同
一番号を付しており、動作は前述の通りである。

第６図において、５００は周波数変換を行うためのＥＯ
Ｒ１５０１はＥＯＲ５００に入力するローカル周波数の
入力端子である。５０２は抵抗、５０３はコンデンサで
、これらでローパスフィルタを構成し、ＥＯＲ５００の
出力のうち低周波成分のみを取り出す。５０４はインバ
ータで波形整形を行い、カウンタ１１５及びＤ−ＦＦ　
１２１に矩形波を入力する。

以上の様にＥＯＲ５００、抵抗５０２、コンデンサ５０
３及びインバータ５０４からなる回路を第１図に示す同
期判定部に追加することで、周波数変換を行うために同
期判定の感度を向上できる。

なお、同期追跡部も同期判定部の応用であるので同期追
跡部においても感度向上がはかれる。

第７図、第８図は、それぞれ同期追跡部の他の具体例を
示したものである。この方式は相関値が高いときの時間
間隔をカウンタで計測し、Ｄ／Ａ変換してＶＣＯ制御す
るものである。６００は同期判定、追跡を行うデジタル
部で第７図、第８図に共通のものを示した。

６０１及び６０２は第１図のＣＭＰ１３５，１３２に相
当するが、ここではカウンタ１２９及び１２７の値がＣ
ＭＰの基準値より大きくなるとＬレベルを出力するもの
とする。したがって１．この６０１．６０２の出力がＨ
レベルの時が相関値が高く、Ｌレベルの時が相関値が低
い状態であることを示す。

６０３は第１図のＣＭＰ　１１９に相当し、この出力は
同期時にＬレベルを、非同期時にＨレベルを出力する。

６０４はＥＯＲ１６０５〜６０７はＮＡＮＤ、６０８は
０Ｒ１６０９はインバータ、６１０はクロック入力端子
、６１１はアップダウンカウンタ（Ｕ／Ｄカウンタ）、
６１２はＤＡ変換器、６１３はＶＣＯ１６１４はＶＣＯ
６１３の出力端子である。

第８図において、６１５は抵抗、６１６はコンデンサ、
６１７はＥＯＲ，６１ＢはＵ／Ｄカウンタ６１１のプリ
セット部、６１９はＶＣ○６１３と発振周波数がわずか
にずれた発振周波数をもつ発振器、６２０及び６２１は
トライスステートバッファ、６２２はインバータである
。

第９図は第７図、第８図に示した回路の動作説明用波形
図である。第９図の（ａ）はＣＭＰ６０１の出力でＰＮ
Ｇ　１４０の出力は（ｎ−１）段に相当する。（ｂ）は
ＣＭＰ　６０２の出力でＰＮＧの出力はｎ段に相当する
。信号（ａ）及び（ｂ）はＨレベルで相関レベルが高い
ことを示し、Ｌレベルは相関レベルが低いことを示して
いる。（Ｃ）は信号（ａ）と（ｂ）のＥＯＲ出力であり
図の様になる。（ｄ）は信号（ｃ）と（ｂ）のＮＡＮＤ
出力であるので、信号（ｂ）がＨレベルの時のみ信号（
Ｃ）が反転された信号を示す。（ｅ）は同月判定部のＣ
ＭＰ６０３の出力信号でＨレベルの時は非同期を、Ｌレ
ベルの時は同期状態を示す。

（ｆ）は信号（ｅ）の反転信号で、ＮＡＮＤ６０７の一
方に入力されて、信号（ｄ）を制御する。

（ｇ）がＮＡＮＤ６０７の出力信号であり、信号Ｃｆ）
がＨレベルの時のみ信号（ｄ）の反転信号を出力し、信
号（ｆ）がＬレベルの時は信号（ｄ）とは関係なくＮＡ
ＮＤ６０７の出力はＨレベルになる。

（ｈ）は０Ｒ６０Ｂの出力であり、信号（ｃ）と信号（
ｅ）のどちらか一方がＨレベルであればその出力はＨレ
ベルになる。（ｉ）はクロック信号で（ｊ）はＮＡＮＤ
６０６の出力を示す。

第９図の上部に示した（１）〜（４）の時間領域は（１
）が非同期（同期前）を、（２）〜（４）は同期追跡（
同期後）の状態を示す。この中で、（２）はＰＮ符号の
（ｎ−１）段とｎ段目の同期が平衡状態にあるときを示
している。（３）は（ｎ−１）段目の方が相関レベルが
高くなり、ｎ段目の相関が低くなった状態を示す。（４
）は（３）と丁度反対の状態を示している。

以下、第７図の回路の動作を第９図（１）〜（４）の順
で説明する。（１）は同期前の状態であるからＣＭＰ　
６０３の出力は（ｅ）で示す様にＨレベルであり、０Ｒ
６０８の出力は（ｈ）で示す様にＨレベルになる。した
がって、ＮＡＮＤ６０６の出力には（ｊ）に示す様にク
ロック信号が現れ、カウンタ６１１のＣＫに入力される
。また、ＮＡＮＤ６０７の入力には信号（ｆ）が入力さ
れているためにその出力は信号（ｇ）に示す様にＨレベ
ルになる。この信号はＵ／Ｄカウンタ６１１のＵ／Ｄ端
子に入力されているのでＵ／Ｄカウンタ６１１はアップ
カウントを行う。ＤＡ変換器６１２はＵ／Ｄカウンタ６
１１の値に応じて出力電圧を増減するので、その出力は
（Ｋ）に示す様になる。この信号はＶＣＯ６１３をスイ
ープして同期点を見つける様に作動する。

今、仮に領域（１）と（２）の間で同期したとすると、
第９図に示す様に信号（ｅ）はＨレベルからＬレベルに
変化する。この結果、０Ｒ６０８の出力は信号（ｃ）と
同一の信号を出力することになる。したがって、ＮＡＮ
Ｄ６０６は信号（ｈ）によって制御されたクロック信号
を出力することになる。

一方、ＮＡＮＤ６０７の出力は信号（ｇ）で示される信
号が入力されるので、信号（ｇ）がＬレベルの時はＵ／
Ｄカウンタ６１１はダウンカウントを、Ｈレベルの時は
アンプカウントを行う。領域（２）は同期が平衡してい
る状態であるから、Ｕ／ＤカウンタのＣＫ端子に入力さ
れる信号（ｊ）はＤで示す所でダウンカウントし、Ｕで
示す所までカウント停止、Ｕで示す所でアップカウント
してもとの同期点に戻る。

次にＰＮ符号系列の（ｎ−１）段に相関レベルが高くな
った時について考える。この時はＮＡＮＤ６０７の出力
（ｇ）は全区間にわたってＬレベルとなりＵ／Ｄカウン
タはダウンカウントを行うが、Ｕ／Ｄカウンタ６１１の
ＣＫ端子には信号（ｊ）が入力されるので図中りで示し
た所のみダウンカウント行う。この結果、信号（Ｋ）で
示すＤＡ変換器の出力は減少し、Ｖ’Ｃ０６１３の発振
周波数を低くして同期を平衡状態に戻す様に作用する。

領域（４）は領域（３）と正反対の場合を示したもので
動作は、図示の様にダウンカウントはアップカウントに
置換り逆の動作を行う。

次に、第８図の回路の動作説明を行う。なおこの回路は
非同期状態から同期状態への切換え時についての一実施
例を示したものである。同期状態については第７図と同
様であるので同期状態での話は省略する。

第９図の信号（りは信号（ｅ）を抵抗６１５及びコンデ
ンサ６１６で遅延させた信号である。

信号（ｍ）は信号（ｅ）と（２）を入力とするＥＯＲ６
１７の出力であり、Ｕ／Ｄカウンタ６１１のプリセント
信号である。信号（ｎ）はＶＣＯ６１３と０３Ｃ６１９
の切換を行う切換信号で、同期判定回路の出力がＬレベ
ルの時にＶＣＯの出力を、Ｈレベルの時Ｏ８Ｃの出力を
選択する。

すなわち、同期前はＰＮＧ１４０のクロック周波数は０
３Ｃ６１９を原発振として動作しているが、同期判定回
路が同期を判定すると、第８図の信号（ｅ）はＨレベル
からＬレベルへと変化する。

この時、ＥＯＲ６１７の出力は信号（ｍ）に示した様に
信号（ｅ）がＨレベルからＬレベルに変化する所で一瞬
Ｈレベルになる。この時Ｕ／Ｄカウンタ６１１のプリセ
ット値６１８をセットする。

したがって、Ｕ／Ｄカウンタ６１１はプリセット値を基
準にアップ・ダウン・カウントを行う。この出力はＤＡ
変換器６１２でアナログ信号に変換されてＶＣＯ６１３
を制御する。

第７図、第８図においては、カウンタでアップカウント
、ダウンカウントを行うことで同期追跡を行ったが他の
方式として２種のカウンタとＤＡ変換器を設けて、ＤＡ
変換器の出力を加算減算することでＶＣＯを制御するこ
とも可能である。

〔発明の効果］本発明によれば、従来アナログ回路によって構成してい
た回路を、主にカウンタ、コンパレータ、Ｄ−ＦＦ、Ｅ
ＯＲ等のデジタルＩＣで構成することにより、ゲートア
レイ等によるＩＣ化を実現出来るために回路部品の削減
や基板の省スペース化が可能となる。また、回路の調整
箇所の削減により回路動作の安定化がはかれる効果があ
る。

【図面の簡単な説明】

第１図は本発明の一実施例としての受信側同期回路を含
む受信回路を示すブロック図、第２図はそれに対応した
送信回路を示すブロック図、第３図は第１図、第２図に
それぞれ示した回路の動作説明用の波形図、第４図は第
１図の受信回路の動作説明用の波形図、第５図は第１図
における同期追跡部の動作説明用の波形図、第６図は同
期判定部の他の具体例を示したブロック図、第７図、第
８図はそれぞれ同期追跡部の他の具体例を示したブロッ
ク図、第９図は第７図、第８図に示した回路の動作説明
用の波形図、第１０図はスペクトラム拡散通信方式にお
ける擬似雑音符号系列の受信側同期回路の基本回路（従
来例）を示すブロック図、第１１図はその位相誤差特性
を示す特性図である。符号の説明１０４．１４０・・・ＰＮＧ　（擬似雑音符号発生器）
１１３．１１４．１２２〜１２５・・・ＥＯＲ１１１５
，１１６，１２６〜１２９・・・カウンタ、１１７〜１
１９，１３０〜１３５・・・コンパレータ、１２０．１
２１．１３６〜１３９・・・Ｄ−ＦＦ。代理人　弁理士　並　木　昭　夫填　２　図第　５　図第３　図 π４ π　７図寡　８図図（ｎ）第　９図（２〕１゜薯１０図第１１オ

Claims

【特許請求の範囲】１、送信側と受信側にそれぞれ擬似雑音符号発生器を備
えて行われるスペクトラム拡散通信方式において、受信
側擬似雑音符号発生器から発生される擬似雑音符号系列
を送信側から送られてきて受信される受信擬似雑音符号
系列と同期させために必要となる遅延ロックループ方式
による受信側同期回路において、前記受信側擬似雑音符号発生器（１４０）を構成するＮ
段（Ｎは３以上の整数）の帰還シフトレジスタの第１の
特定段（ｎ）から出力される擬似雑音符号系列と受信擬
似雑音符号系列（１１１）とを入力される第１の排他的
論理和ゲート（１２２）と、第１のクロックｆ１を入力
されてカウントすると共に前記第１の排他的論理和ゲー
ト（１２２）の出力をリセット入力とする第１のカウン
タ（１２６）と、前記第１のカウンタ（１２６）のカウ
ント出力と第１の定数Ｂ１とを入力され両者の大きさを
比較する第１のコンパレータ（１３０）と、前記第１の
カウンタ（１２６）のカウント出力と第２の定数Ｂ２と
を入力され両者の大きさを比較する第２のコンパレータ
（１３１）と、前記第１及び第２のコンパレータの各出
力を入力される第２の排他的論理和ゲート（１２３）と
、前記第１のクロックｆ１をクロック端子に前記第２の
排他的論理和ゲート（１２３）の出力をＤ側端子にそれ
ぞれ入力される第１のフリップフロップ（１３６）と、
前記第１の排他的論理和ゲート（１２２）の出力をクロ
ック端子に前記第１のフリップフロップ（１３６）の出
力をクリヤ端子にそれぞれ入力される第２のフリップフ
ロップ（１３７）と、第２のクロックｆ２を入力されて
カウントすると共に前記第２のフリップフロップ（１３
７）の出力をリセット入力とする第２のカウンタ（１２
７）と、前記第２のカウンタ（１２７）のカウント出力
と第３の定数Ｃとを入力され両者の大きさを比較する第
３のコンパレータ（１３２）と、から成る第１の同期判
定部と、前記受信側擬似雑音符号発生器（１４０）を構成するＮ
段の帰還シフトレジスタの前記第１の特定段とは異なる
第２の特定段（ｎ−１）から出力される擬似雑音符号系
列と受信擬似雑音符号系列（１１１）とを入力される第
３の排他的論理和ゲート（１２４）と、前記第１のクロ
ックｆ１を入力されてカウントすると共に前記第３の排
他的論理和ゲート（１２４）の出力をリセット入力とす
る第３のカウンタ（１２８）と、前記第３のカウンタ（
１２８）のカウント出力と前記第１の定数Ｂ１とを入力
され両者の大きさを比較する第４のコンパレータ（１３
３）と、前記第３のカウンタ（１２８）のカウント出力
と前記第２の定数Ｂ２とを入力され両者の大きさを比較
する第５のコンパレータ（１３４）と、前記第４及び第
５のコンパレータの各出力を入力される第４の排他的論
理和ゲート（１２５）と、前記第１のクロックｆ１をク
ロック端子に前記第４の排他的論理和ゲート（１２５）
の出力をＤ側端子にそれぞれ入力される第３のフリップ
フロップ（１３８）と、前記第３の排他的論理和ゲート
（１２４）の出力をクロック端子に前記第３のフリップ
フロップ（１３８）の出力をクリヤ端子にそれぞれ入力
される第４のフリップフロップ（１３９）と、前記第２
のクロックｆ２を入力されてカウントすると共に前記第
４のフリップフロップ（１３９）の出力をリセット入力
とする第４のカウンタ（１２９）と、前記第４のカウン
タ（１２９）のカウント出力と第３の定数Ｃとを入力さ
れ両者の大きさを比較する第６のコンパレータ（１３５
）と、から成る第２の同期判定部と、前記受信側擬似雑音符号発生器（１４０）を構成するＮ
段の帰還シフトレジスタの前記第２の特定段（ｎ−１）
から出力される擬似雑音符号系列を所定ビット数だけ遅
延させた擬似雑音符号系列と受信擬似雑音符号系列（１
１１）とを入力される第５の排他的論理和ゲート（１１
３）と、前記第１のクロックｆ１を入力されてカウント
すると共に前記第５の排他的論理和ゲート（１１３）の
出力をリセット入力とする第５のカウンタ（１１５）と
、前記第５のカウンタ（１１５）のカウント出力と前記
第１の定数Ｂ１とを入力され両者の大きさを比較する第
７のコンパレータ（１１７）と、前記第５のカウンタ（
１１５）のカウント出力と前記第２の定数Ｂ２とを入力
され両者の大きさを比較する第８のコンパレータ（１１
８）と、前記第７及び第８のコンパレータの各出力を入
力される第６の排他的論理和ゲート（１１４）と、前記
第１のクロックｆ１をクロック端子に前記第６の排他的
論理和ゲート（１１４）の出力をＤ側端子にそれぞれ入
力される第５のフリップフロップ（１２０）と、前記第
５の排他的論理和ゲート（１１３）の出力をクロック端
子に前記第５のフリップフロップ（１２０）の出力をク
リヤ端子にそれぞれ入力される第６のフリップフロップ
（１２１）と、前記第２のクロックｆ２を入力されてカ
ウントすると共に前記第６のフリップフロップ（１２１
）の出力をリセット入力とする第６のカウンタ（１１６
）と、前記第６のカウンタ（１１６）のカウント出力と
第３の定数Ｃとを入力され両者の大きさを比較する第９
のコンパレータ（１１９）と、から成る第３の同期判定
部と、前記第３の同期判定部により同期状態にあると判定され
たとき、前記受信側擬似雑音符号発生器（１４０）を構
成するＮ段の帰還シフトレジスタに対して、それまで供
給されていたクロックとは異なるクロックを供給する電
圧制御発振器であって、前記第１の同期判定部と第２の
同期判定部の各出力の合成信号でその発振周波数を制御
されて、その同期状態を維持するように動作する前記電
圧制御発振器（１４８、１４９、１５４、１５２、１６
３、１６４、１５３）を具備して成ることを特徴とする
スペクトラム拡散通信方式における擬似雑音符号系列の
受信側同期回路。２、請求項１に記載のスペクトラム拡散通信方式におけ
る擬似雑音符号系列の受信側同期回路において、前記第
１の同期判定部と第２の同期判定部の各出力の合成信号
を作成する合成回路を３値の状態を採ることの可能なゲ
ート回路により構成したことを特徴とするスペクトラム
拡散通信方式における擬似雑音符号系列の受信側同期回
路。３、請求項１に記載のスペクトラム拡散通信方式におけ
る擬似雑音符号系列の受信側同期回路において、前記第
１乃至第３の同期判定部における前記第３、第６、第９
の各コンパレータ（１３２）、（１３５）、（１１９）
（第７図の６０１〜６０３に相当）の出力を論理処理し
てクロックとアップ・ダウン指令を作成するゲート回路
（６００）と、前記クロックとアップ・ダウン指令を入
力されてその指令に従ってクロックをカウントするアッ
プ・ダウン・カウンタ（６１１）と、該カウンタ（６１
１）のカウント出力を入力されてアナログ信号に変換す
るデジタル／アナログ変換器（６１２）を具備し、該デ
ジタル／アナログ変換器（６１２）の出力によって前記
電圧制御発振器を制御することを特徴とするスペクトラ
ム拡散通信方式における擬似雑音符号系列の受信側同期
回路。４、請求項１に記載のスペクトラム拡散通信方式におけ
る擬似雑音符号系列の受信側同期回路において、前記第
３の同期判定部における第５の排他的論理和ゲート（１
１３）の出力側と、前記第６のフリップフロップ（１２
１）のクロック入力端子と前記第５のカウンタ（１１５
）のリセット端子とを接続する接続点と、の間に第７の
排他的論理和ゲート（５００）と、ローパスフィルタ（
５０２、６０３）と、波形整形用のインバータ回路（５
０４）の直列接続回路を配置し、前記第７の排他的論理
和ゲート（５００）の一方の入力側に前記第５の排他的
論理和ゲート（１１３）の出力を、他方の入力側に周波
数変換用発振器からのローカル周波数をそれぞれ入力し
、前記インバータ回路（５０４）の出力を前記接続点に
接続したことを特徴とするスペクトラム拡散通信方式に
おける擬似雑音符号系列の受信側同期回路。