JPH02745B2

JPH02745B2 -

Info

Publication number: JPH02745B2
Application number: JP56142560A
Authority: JP
Inventors: Raurenteiusu Uiruherumusu Keserusu Yozefu; Yohannesu Shooenmakerusu Uiinando; Furierinku Hendoritsuku
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1980-09-12
Filing date: 1981-09-11
Publication date: 1990-01-09
Also published as: JPS5783847A; DE3164885D1; US4598385A; EP0048056B1; NL8005136A; CA1176756A; EP0048056A1

Description

【発明の詳細な説明】本発明は、一連のデータ・レコードより成るデ
ータ・ベースを処理する装置に関するものであ
る。この装置は、ａバツクグラウンド・メモリから前記データ・
レコードを連続的に受信する第１入力端子と、ｂ受信したデータ・レコードの所定のデータ・
フイールドを基準情報と比較して、この比較に
基づく結果信号を形成する比較装置と、ｃ “正しい”結果信号の制御のもとで、関連す
るデータ・レコードを他の処理に利用しうるよ
うにするための第１出力端子を具える出力装置
とを具えている。

この種の装置は、米国特許第3848235号明細書
に開示されている。大きなデータ・ベースが、バ
ツクグラウンド・メモリに記憶されている。これ
らのメモリは、一般に、磁気または光学メモリあ
るいは磁気バブルメモリのような逐時タイプのも
のである。この種のデータ・ベースは、普通、テ
ーブルにより成つている。この場合、テーブルの
各エレメントは、同一エンテイテイ（entity）に
関係する多数のデータを含むこのようなデータ・
レコードによつて形成される。エンテイテイは、
たとえばパースン（person）とすることができ
る。テーブルのすべてのデータ・レコードが所定
の長さを有するものとすれば、情報を種々の方法
でサーチすることができる。すなわち、１セレクシヨン：データ・レコードの内容を、
その内容の一部に基いて、ユーザに供給したり
供給しなかつたりする。

２プロジエクシヨン：データ・レコードの内容
の一部に基いて、データ・レコードの第２の所
定部分をユーザに供給する。

比較装置での内容のテストは、キーワードとサ
ーチすべきデータ・レコードの所定部分との間の
一致に関係させることができる。同様に、それは
１組のキーワードのうちの１つに対する一致に関
係させることができる。後者の場合、キーワード
は比較的短い。プロジエクシヨンは、２以上のス
テツプで実行することができる。すなわち、デー
タ・レコードの内容から取出された部分を、次
に、第２テーブル（または同一テーブル）で新し
いキーワードとして用いることができる。最終的
に、内容をテストして、“よりも大きい”、“一定
の限界内”のような関係を指示することもでき、
および同一の比較動作によつて異なる関係をテス
トすることもできる。たとえば、サーチされるデ
ータ・レコードの第１領域に対して、一致が要求
され、第２領域の値が、所定の限界内になければ
ならない。

関連情報のサーチは、既知のシステム内の中央
処理装置CPUによつて行われる（たとえば、前
記米国特許明細書の要約を参照）。このことは、
この中央処理装置が、この期間中に他の目的のた
めに利用できないことを意味している。さらに、
多くの場合、バツクグラウンド・メモリがプロセ
ツサの処理速度よりも大きい速度で情報を供給す
る。この場合、バツクグラウンド・メモリに対す
る多くの連続アクセス動作が、テーブルのサーチ
に対して要求される。あるいは、情報ブロツクを
バツクグラウンド・メモリからフオーグラウン
ド・メモリへその都度転送することもできるが、
このようなフオーグラウンド・メモリは、かなり
の容量をしばしば要求することがわかつた。

本発明の目的は、連続するデータ・ブロツクを
受信する間に、比較装置の結果を連続的にアツプ
デートして、データ・レコードの最後の受信完了
時に、完全であろうとなかろうとデータ・レコー
ドの情報のユーザへの転送を開始させる簡単かつ
高速の装置を提供することにある。本発明によれ
ば、この目的を達成するため、本発明データ・ベ
ース処理装置は、ｄ前記第１入力端子と前記出力装置との間に接
続され、データ転送のために、その都度、共に
付勢することのできる動的第２入力端子と動的
第２出力端子とを具えるデータ・バツフアを具
え、このデータ・バツフアは、少くとも１つの
完全なデータ・レコードを記憶するのに充分な
容量を有し、前記比較装置が、 b1 基準データ・レコードのための基準メモリ
と、 b2 内容が前記データ・フイールドを示すマス
クデータ・レコードのためのマスク・メモリと
を具え、受信したデータ・レコードのエレメン
トと基準データ・レコードの対応エレメントと
の間の比較を連続的かつ選択的に付勢して、そ
れらの内容の間の許容しうる関係または許容し
えない関係を検出するために、前記マスク・メ
モリは前記データ・バツフアにデータ・レコー
ドを受信したときに付勢することができ、 b3 指示要素を具え、この指示要素は、デー
タ・レコードの受信によつて発生されるスター
ト信号によつて付勢される“一時的に正しい”
状態と、許容しえない関係の検出によつて発生
される信号によつて付勢される“正しくない”
状態とを有し、完全なデータ・レコードを受信
した後に、“一時的に正しい”状態が依然とし
て続く場合にのみ、前記“正しい”結果信号を
前記出力装置に供給する。

ことを特徴とするものである。

前記指示要素は、新しいスタートを生じさせ
る。言わば、指示要素は、新しいデータ・レコー
ドのアツプデーテイングをスタートさせる。関連
するビツト位置が比較を受け、さらに必要な関係
がデータ・レコードの関連エレメントに対して満
足されないことをマスク・メモリが示す場合にの
み、“正しくない”状態にセツトされる。デー
タ・レコードの終了時に、出力装置は、閉じたま
まとすることができるし（正しくない）、あるい
は開くことができる（正しい）。動的入力端子と
は、ここでは、バツフアが完全に満たされないと
すれば、バツフアの満たされている状態にかかわ
らず、受信された情報を直接に記憶することので
きる入力端子を意味するものと理解すべきであ
る。動的出力端子には、バツフアが完全に空白で
なけれれば、利用しうる出力情報が常に存在す
る。このようなバツフアの例は、ランダムアクセ
ス・メモリ（RAM）および先入れ先出しメモリ
（FIFO）である。

FIFOメモリは、内部シフト動作によつて、情
報が密に収容される構造を有することができる。
このようなシフト動作は、他の実施例では行われ
ない。この場合、書込むべきまたは読取るべき次
の記憶場所を、ステツピング・アドレス計数機構
によつて指示することができる。

前記データ・バツフアが２個のバツフア部を具
え、これら各バツフア部は、少くとも１つの完全
なータ・レコードを記憶するのに充分な容量を有
し、前記バツフア部は、読取モードおよび書込モ
ードで交互に動作し、前記基準メモリと前記マス
ク・メモリと共に付勢され、前記読取モードおよ
び書込モードの制御を変えるために完全データ・
レコードを受信した後にその都度切換えられるモ
ード制御入力端子を有するモード制御要素を設け
るのが好適である。したがつて、バツフアは簡単
な構造を有することができる。これは、安価な解
決方法である。他方、バツフアはより小さい容量
を有することができるが、この場合には、前のデ
ータ・レコードは、次のデータ・レコードが受信
されるごとに読取られなければならない。

前記基準メモリと前記マスク・メモリとが、少
くとも１つのバツフア部の容量を有し、前記基準
メモリと、前記マスク・メモリと、前記２個のバ
ツフア部とを、共通のアドレス発生器によつて付
勢するのが好適である。これは、特にすべての前
記メモリがランダム・アクセス・タイプである場
合に、簡単な構造となる。

第２データ・フイールドを一組の複数の基準デ
ータと比較するために、メンバーシツプ・メモリ
を設け、このメモリに対して、前記第２データ・
フイールドの内容がアドレスとして働き、前記メ
ンバーシツプ・メモリの内容が、前記基準データ
の組の各エレメントに対する“存在”情報を含む
ようにするのが好適である。このように、簡単な
拡張が、装置の他の興味ある特徴につながる。

前記“存在”情報を、前記“一致”結果信号と
共に、組合せ回路に供給して、第２の“一致”結
果信号を形成するのが好適である。したがつて、
２または３の異なるテストを、簡単に同時に行う
ことができる。

前記バツフア部と共にアドレスしうる抽出発生
器を設けて、前記データ・バツフアから読取られ
た各情報ユニツトの抽出に対する妥当性を指示
し、前記抽出発生器のデータ出力端子を、前記出
力装置の制御入力端子に接続して、“妥当性”を
示す信号の制御のもとでのみ前記出力装置を導通
させるのが好適である。情報がさらに選択される
ので、ユーザ装置に対する負荷が軽減する。

前記抽出発生器は、少くとも前記各バツフア部
と同じ容量を有し、前記出力装置は、直列／並列
コンバータを具え、このコンパータの直列入力端
子を、前記抽出発生器からの“妥当性”信号によ
つて付勢して、前記データ・バツフアの導通デー
タを、数ビツトのデータユニツトに並列変換する
のが好適である。したがつて、妥当性をビツト・
ワイズ（bit―wise）にその都度指示することが
でき、他方、ユーザ装置（CPU）は、さらに他
の処理に直接適するデータ・ワード，バイト等の
形でデータをその都度受信する。抽出発生器およ
びバツフア部は、ビツト―ワイズまたはワード―
ワイズ構造を有することができる。

（A1，B1），（B1，B2）……（Ｂ（ｎ―１），
Bn）に従つて第１および第２データ・フイール
ドをそれぞれが連続的に有する一連のｎ種類のデ
ータ・レコード間の一連の（ｎ―１）ステツプに
おけるプロジエクシヨンの実行のために、第１プ
ロジエクシヨン・メモリと第２プロジエクシヨ
ン・メモリとを設け、前記第１プロジエクシヨ
ン・メモリを、データ・フイールド（B1，B3…
…）の内容によつてアドレスし、前記第２プロジ
エクシヨン・メモリを、データ・フイールド
（B2，B4……）の内容によつてアドレスし、デ
ータ・フイールドA1のデータを、前記第１プロ
ジエクシヨン・メモリに記憶して、次の種類のデ
ータ・レコードの１組のデータ・フイールド
（Bj，Bj＋１）のデータの制御のもとで、その都
度、一方のプロジエクシヨン・メモリから他方の
プロジエクシヨン・メモリに転送するのが好適で
ある。したがつて、以下に詳述するように、デー
タ・ベースの動的再構成が簡単に可能となる。

以下、本発明を図面に基いて詳細に説明する。

第１図は、データ・ベースを処理する装置の第
１実施例を示すブロツク線図である。データ・レ
コードは、入力端子２０に連続的に致達する。３
個の抽出発生器２２，２４，２６を、入力端子に
接続する。抽出発生器２４では、関係が許容され
るかあるいは許容されないか（許容しうる関係
は、等しい、それよりも大きいなどである）を決
定するために、基準情報の内容と比較されなけれ
ばならない受信データ・レコードの部分を選択す
る。抽出発生器２２では、比較装置３０および／
または３２において許容しうる関係を検出する場
合に、接続されたユーザ装置に供給されなければ
ならない受信データ・レコードの部分を選択す
る。抽出発生器２６では、一致が存在するか否か
を決定するために、同時に存在する多数の基準デ
ータと比較すべき受信データ・レコードの部分を
選択する。比較装置３０では、抽出発生器２４か
ら発生するデータと局部的に存在するデータとの
間に正しい関係が存在するか否かを検出する。比
較装置３２では、抽出発生器２６から発生する情
報が、局部的に存在する１組の基準データのうち
の１つのエレメントに一致するか否かを検出す
る。抽出発生器２２によつて選ばれた情報を、デ
ータ・バツフア２８に一時的に記憶する。要素３
４は、組合せ論理回路であり、この回路は比較装
置３０，３２のそれぞれから“OK”信号として
論理“１”を受信することができる。入力端子２
０に全部のデータ・レコードを受信した後に、こ
のゲート３４の両方の入力端子に“一致”または
“OK”信号が存在すれば、バツフア２８がライ
ン３８を経て付勢されて、その内容を端子３６に
供給する。同様に、他の組合せ機能を論理回路３
４で行うことができる。バツクグラウンド・メモ
リ（入力端子２０に接続さた）およびユーザ装置
（入力端子３６に接続された）は、簡単にするた
めに省略している。これら要素は、通常の種類の
ものとすることができる。

第２図は、第２実施例のブロツク線図である。
データ・レコードは、その都度入力端子４０に到
達する。全部の情報は、その都度データ・バツフ
ア４２に記憶される。比較装置４４では、受信さ
れたデータ・レコードの所定部分と局部的に存在
する基準情報との間に正しい関係が存在するか否
かを検出する。比較装置４６では、データ・レコ
ードの第２の所定部分が局部的に存在する１組の
基準データに一致するか否かを検出する。抽出発
生器４８では、一致が検出されたときにユーザに
供給されなければならない受信データ・レードの
部分が指示される。５０は、比較装置４４および
４６からの一致信号を受信する組合せ論理回路を
示す。入力端子４０に完全データ・レコードが受
信された後に、組合せ論理回路（この実施例では
ANDゲートとして示す）の両方の入力端子に
“一致”信号が存在すると、出力装置５２を付勢
することができる。しかし、これは、抽出発生器
によつて指示されるデータ・レコードの部分に対
して独占的に行われる。機能的見地からは、出力
装置は２個の直列接続ゲート要素を具えている。
これら各要素を、関連要素５０および４８の出力
信号によつて付勢する。ユーザ装置（図示せず）
を、出力端子５４に接続する。

第３図は、動的入力端子および動的出力端子を
具えるデータ・バツフアを示す。周囲に対して
は、このバツフアは、プログラム可能な長さの２
個のシフトレジスタとして機能する。物理的な見
地からは、バツフアは、２個のランダムアクセ
ス・メモリ（RAM）１００，１０２から成る。
プログラマブル・カウンタ１０４によつて、アド
レスを発生する。メモリ１００が書込まれるとき
は、他のメモリは読取られ、メモリ１００が読取
られるときは、他のメモリは書込まれる。回路の
動作は、次の通りである。ライン１０６は、処理
すべきデータ・レコード内にいかに多くのバイト
が存在するかを示すデータを受信することができ
る。上限として1024バイトを選ぶ。したがつて、
ライン１０６の幅は、少くとも10ビツトである。
要素１０８は、少くともライン１０６と同じ幅を
有するラツチ回路またはデータ・フリツプフロツ
プ回路である。この回路の制御ラインは、簡単に
するために省略している。このホールド回路は、
新しい上限情報がライン１０６に受信される毎に
負荷される。次に、この情報はライン１１０に連
続的に発生する。データ・レコードが一定の長さ
を有するならば、要素１０８は不必要であり、カ
ウンタ１０４をこの一定の長さにプログラムす
る。説明すべき他の応用に対しては、より大きい
計数容量を有するカウンタを利用するが、これ
は、第３図に示す回路の動作に対していかなる重
要性も有さない。カウンタ１０４は、ライン１１
４のデータ・バイトの発生に同期して、ライン１
１２に計数パルスを受信する。カウンタ１０４の
状態を、関連メモリ１００，１０２のアドレス・
デコーダ１１６，１１８にアドレスとしてその都
度供給する。さらに、これらメモリは、ライン１
１４のデータ信号が静止している瞬時に、ライン
１１２の計数パルスと共にクロツクパルスをその
都度受信する。後者のクロツク信号に対する接続
は、別個に図示していない。ここでおよび他の場
所で用いられる同期信号の形成を、第７図に従つ
て説明する。さらに、ORゲート１２０からの信
号は、通常、値０を有している。この場合、計数
パルスの制御のもとで、カウンタ１０４は、デー
タ・レコードの長さに一致する所定数に達するま
で（これは零にまでカウントダウンすることによ
り容易に行われる）計数し続ける。その瞬時に、
論理“１”（EOB）がライン１２２に発生する。
この信号は、３つの結果を有する。まず第１に、
ORゲート１２０が“１”を発生して、カウンタ
１０４を、ラツチ回路１０８の内容で再び負荷す
る。さらに、この“１”は、バツフアが完全な次
のデータ・レコードを有することを示すために、
データ・ユーザに供給される。同一の信号EOB
を、回路の他の箇所でも制御信号として用いるこ
とができる（第７図参照）。最後は、ライン１２
５に信号EOB÷２を形成するために、1/2除算器
１２４が切換えられる。1/2除算器１２４の第１
状態では、ライン１１４からの情報を、データ・
セレクタ１２６を経て、メモリ１００に供給す
る。この場合、書込み制御信号が、インバータ１
３０を経てメモリ１００に供給される。さらに、
マルチプレクサ１２８を制御して、メモリ１０２
からのデータが出力ライン１３２に発生するよう
にする。このためには、1/2除算器１２４の出力
端子をメモリ１０２に直接に接続して、この場合
に読取り制御信号を供給するようにする。1/2除
算器１２４の他の状態では、メモリ１００，１０
２の機能が交換される。新しいデータ・レコード
列をテストしなければならない場合には、追加の
負荷信号をライン１３４に供給することができ
る。

第４図は、比較装置のブロツク線図である。基
準情報に対するビツト・ワイズ（bit―wise）一
致をテストする。同様に、他の関係をテストする
ことができる。それぞれの関係を、１組の値の１
つの要素に対する必要な一致としてその都度表現
することができる。

要素１４０は、第３図の各メモリ１００，１０
２の容量に等しい容量を有するランダムアクセ
ス・メモリである。このメモリは、基準情報を記
憶するために用いられる。要素１４２は、マスク
情報を記憶するための同様のメモリである。比較
動作の際、これら２個のメモリは、第３図に示す
プログラマブル・カウンタ１０４の状態によつて
共にアドレスされる。要素１４６は、10ビツトの
幅を有し且つカウンタ１０４の状態またはライン
１４８の外部形成アドレスのいずれかを導通させ
るマルチプレクサである。外部形成アドレスは、
ライン１５０の２価信号RUN／の制御の
もとで発生する。ライン１４８は、負荷の間のみ
用いる。比較の際には、その都度、ライン１１４
に受信したデータ・バイト（第３図と比較）を、
要素１５２において、その瞬時にメモリ１４０か
ら読取られるデータ・バイトとビツト・ワイズで
比較する。このように、第３図および第４図の回
路は、並列に動作する。要素１５２は、ライン１
３２の８ビツトのそれぞれに並列に、メモリ１４
０から読取られた対応ビツトに対して
EXCLUSIVE―OR機能を形成する。２つのバイ
トが同一である限り、要素１５２は８個の論理
“０”ビツトを発生する。受信した２つのバイト
が異なつていれば、要素１５６は少くとも１つの
論理“１”ビツトを受信する。したがつてメモリ
１４０は、基準データ・レコードを含んでいる。
ライン１１４に受信した各データ・バイトに対し
て、メモリ１４２は、その都度、８ビツトの幅を
有するマスク・ワードを供給する。このワードが
記憶場所に論理“１”を含むならば、関連するビ
ツト位置を比較に対して考慮する。“０”の場合
には、このビツト位置は、考慮されない。要素１
５６は、８ホールド２入力ANDゲートであり、
その８個の出力端子は組合されてORゲートを形
成する。データと考慮すべき基準との間のいかな
る相違も、要素１５６の出力端子に論理“１”と
して発生する。ライン１５８のクロツクパルスの
制御のもとで、この論理“１”をJKフリツプフ
ロツプ１６０にＪ入力端子を経て記憶する。その
Ｋ入力端子は、接地されている。データ・レコー
ドの比較の終了時に、ライン１６２の信号は、比
較が一致したか否かを示す。次のデータ・レコー
ドのテストを開始する前に、JKフリツプフロツ
プ１６０をORゲート１６６を経て零位置にリセ
ツトするために、その入力端子１６４に信号
EOBを受信する。追加のリセツト信号を、ライ
ン１５８に受信することができる。メモリ１４
０，１４２のデータの変更を、ライン１５０の制
御信号の制御のもとで、マルチプレクサ１４６に
よつて導通されるライン１４８のアドレスの外部
入力によつて実現することができる。第３図およ
び第４図の回路を組合せるならば、マルチプレク
サ１４６を、両メモリ１００，１０２のアドレス
ライン１０５に設けなければならない。メモリ１
００および１０２自身は、外部アドレツシングを
必要としない。さらに、メモリ１４０，１４２
は、また、それぞれライン１４１および１４３の
信号によつて実現される選択書込制御を含んでい
る。したがつて、基準データおよびマスク・デー
タを独立的に変更することができる。データは、
ライン１７０に発生する。

第５図は、データ・フイールドの内容を１組の
複数基準データと比較する（各データ・レコード
のわずかな部分のみが比較される）ための第２比
較装置のブロツク線図を示す。16ビツトの長さを
有するデータ・フイールドが選ばれる。2¹⁶個の
可能性のそれぞれに対して、関連データ・フイー
ルドが“正しい”カテゴリーに属するか“正しく
ない”カテゴリーに属するかが原則として検出で
きなければならない。１ビツトの情報のみが2¹⁶
個の異なる可能性のそれぞれに対して記憶されな
ければならないという事実を利用する。この情報
は、メモリ１７２に存在する。このメモリは、各
８ビツトの８キロワードの容量を有する。第５図
に示す回路は、13ビツト・アドレスに対する入力
端子１７０を具えている。これは、第４図のアド
レス・ライン１４８と同じラインとすることがで
きる。この場合、３つの追加ビツトが最下位ビツ
トとして働く。これら３ビツトは、以前は必要で
なかつた。第５図に示す回路では、これらビツト
は、もつぱら、メモリ１７２（メモリ１７６では
ない）をアドレスするために用いられる。アドレ
ス・ライン１７０を、アドレス・デマルチプレク
サ１７８（10ビツト用の）および１８６（13ビツ
ト用の）に接続する。これらデマルチプレクサの
出力端子を、メモリ１７６および１７２の関連ア
ドレス入力端子に接続する。メモリ１７６の内容
は、受信されたデータ・レコードからデータ・フ
イールドを選択する。全データ・レコードの内容
は、第４図にすでに示したように、ライン１１４
を経て要素２０１に連続的に到達する。

データ・フイールドを、次のように選ぶ。カウ
ンタ１７４は、アドレス・デマルチプレクサ１７
８を経て、メモリ１７６のワード位置を連続的に
アドレスする。このデマルチプレクサは、ライン
１８０の制御信号によつて付勢される。この制御
信号は、読取モードでメモリ１７６をも制御す
る。カウンタ１７４は、実際には、第３図のカウ
ンタ１０４と同じカウンタである。このカウンタ
に対するクロツク入力端子およびラツチ回路１０
８は、簡単にするために省略した。このカウンタ
の容量は、前の例では10ビツトであつたが、今の
例では13ビツトである。したがつて、このカウン
タは、データ・ライン１１４に発生する１デー
タ・バイトあたり８個のクロツク・パルスをその
都度受信する。カウンタ内容の３個の最下位ビツ
トは、セレクタ１９８を制御する。このセレクタ
は、実際には、メモリ１７６から読取られたデー
タ・バイトの並列／直列コンバータとして動作す
る。３個の最下位アドレス・ビツトは、外部的に
負荷されない。８倍の大きさのクロツク・パルス
周波数が、入力ライン２００に発生する。要素２
０１も、並列／直列コンバータである。ライン２
０６の信号は、受信された１データ・バイトあた
りの負荷信号として発生する。端子２００の信号
は、シフト制御信号として働く。したがつて、デ
ータ・レコードのすべてのデータ・ビツトがライ
ン１９０に連続的に発生する。要素１８８は、２
バイト（16ビツト）の容量を有する並列／直列コ
ンバータである。この場合、ANDゲート１９６
は、クロツクパルス・ラインとして働く。セレク
タ１９８が論理“１”を供給するならば、このパ
ルスは、コンバータ１８８のシフト・パルスとし
て働く。コンバータ１８８は、16ビツトに対して
動作する。ライン１１４へのデータ・レコードの
受信への終了時に、コンバータ１８８は、メモリ
１７６からの“データビツト”によつて選ばれた
データビツトを含んでいる。これは、データ・フ
イールドである。メモリ１７６が、データ・フイ
ールドの選択のために用いられるメモリ部に、16
個より多くの“１”ビツトを有するならば、これ
から読取られた最も新しい16個の“１”ビツトの
みがアクテイブである。この場合、コンバータ１
８８の内容は、メモリ１７２を次のようにアドレ
スするために働く。マルチプレクサ１８６は、13
個のアドレス・ビツトに作用する。ライン１８４
の２価信号の制御のもとで、マルチプレクサ１８
６は、ライン１９２の信号を通過させる。メモリ
１７２は、ライン１８４の信号を、読取制御信号
として、および必要ならば全データ・レコードの
受信の終了時に付勢信号（簡単にするため図示し
ていない）として受信する。図示の実施例では、
この終了は、ライン２１８の信号EOBによつて
シグナルされる。前記信号の制御のもとで、デー
タ・バイトを読取つて、要素２０８に供給する。
この要素は、８から１をとるセレクタ、またはラ
イン１９４の３ビツト信号の制御のもとで受信し
た８ビツトのうちの１つを導通するデマルチプレ
クサである。ライン１９４の信号は、コンバータ
１８８に得られる16ビツトのうちの他の３ビツト
を含んでいる。この場合、コンバータ内のデー
タ・フイールドのデータがサーチされた組のエレ
メントを構成したか否かを示す単一のビツトが、
ライン２０９に発生する。この信号を、ANDゲ
ート２１０に供給する。第４図のライン１６２の
出力信号は、ライン２２０に発生する。この信号
は、関連データ・フイールドが、一定の一致テス
トを正確に満足したか否かを示す。このように、
２つのテストを、同じデータ・フイールドで一緒
に行うことができる。これら２つのテストが同時
に決して行われないことが確かであれば、第４図
のマスク・メモリ（要素１４２）と第５図のマス
ク・メモリ（要素１７６）を、同一メモリに統合
することができる。この場合には、ここでは説明
しない数本の制御ラインを加えることが必要とな
る。同様の考察を、メモリ１７２（この場合、２
つの異なる方法で用いられる）とメモリ１４０と
に適用する。

この実施例では、ANDゲート２１０からの信
号を、フリツプフロツプ２１２（Ｄ形）のデータ
入力端子に供給する。ライン２１８に、関連デー
タ・レコードの終了を示す信号としてクロツク信
号が発生する。前述したように、この信号は第３
図のライン１２２から取出される。この場合、ラ
イン２１４の情報は、関連データ・レコードをユ
ーザに供給することができるか否かを示す。リセ
ツト信号を、ライン２１６に受信することができ
る。

メモリ１７６，１７２のローデイングは、他の
メモリについて前述したと同様に行われる。ライ
ン１８０の信号は、メモリ１７６において書込動
作を制御し、デマルチプレクサ１７８がデータ
（10ビツト幅）をライン１７０に導通させるよう
にする。このとき、書込むべきデータが、ライン
１８２に到達する。１メモリサイクル毎に、追加
の付勢信号がライン１７７に発生しうる。同様
に、ライン１８４の信号は、メモリ１７２におけ
る書込動作を制御して、デマルチプレクサ１８６
がデータ（13ビツトではない）をライン１７０に
導通させるようにすることができ、メモリ１７２
は、また、１メモリサイクルあたりライン１７３
に特定の付勢信号を受信することができる。

第６図は、抽出発生器のブロツク線図を示す。
中央要素を、1024×８ビツトの幅を有するメモリ
２３０によつて構成する。このメモリは、通常、
カウンタ２３８（これは第５図のカウンタであ
る）からの10ビツト・アドレスによつてアドレス
される。このアドレスを、ライン２３６の第１信
号値の制御のもとで、マルチプレクサ２３４を経
て導通する。ライン２３６の他の信号値は、ライ
ン２５６のアドレスを導通し、ライン２３２のデ
ータに対してメモリ２３０の書込動作を制御す
る。読取サイクルごとに、追加の制御信号がライ
ン２３１に発生しうる。また、読取サイクルごと
に、第５図に関して説明したカウンタ２３８から
の３個の最下位ビツトが、要素２４０に対する選
択信号として発生する。この要素２４０は、８か
ら１をとるセレクタとして機能する。前述した８
倍の大きさのクロツク・パルス周波数が、また、
入力端子２４４に到達する。したがつて、抽出マ
スク・メモリ２３０が論理“１”を発生する場合
にのみ、ANDゲート２４２が“１”信号を発生
する。部材２４６は、並列／直列コンバータであ
る。データ入力端子２５０に受信したデータ・バ
イトを、データ・バイトが有効であることを示す
力端子２４８のクロツク・パルスの制御のもとで
記憶する。このバイトを、入力端子２４４のパル
スの制御のもとで、コンバータ２４６の出力端子
に供給する。要素２５２は、受信したデータ・ビ
ツトを組合せて、ライン２５４に連続的に現われ
る８ビツト・バイトを形成する直列／並列コンバ
ータである。このような全データ・バイトの存在
は、1/8除算器２５８によつてシグナルされる。
この除算器は、ゲート２４２の出力パルスを計数
する。８個のパルスが受信されるたびに、出力パ
ルスがライン２６０に発生する。データ・レコー
ドの初めに、除算器２５８は、ライン２６２にリ
セツト信号を受信する。この信号を、第３図の
ORゲート１２０から発生させることができる。

第７図は、第３図〜第６図の回路の組合せを示
す。同期パルスを発生する回路４１２を設ける。
この回路は、信号CKIN４００を受信する入力端
子を具えている。これは、バツクグラウンド・メ
モリ（図示せず）により供給され、かつ、データ
入力端子１１４に存在するデータ・バイトの周波
数に一致する周波数を有するパルス列である。た
とえば、データ・バフア１００／１０２の最終デ
ータ・レコードを受信した後に、このレコードを
ユーザ装置に供給しなければならないならば、前
記種類のパルス列を、局部発振器４０２によつて
供給することもできる。バツクグラウンド・メモ
リと同様に、発振器４０２は種々の周波数で動作
することができる。この場合には、第７図の装置
は、最大の許容クロツク周波数で常に動作するこ
とができる。要素４０４は、ライン４０６の２価
信号の制御のもとで、パルス列CKINまたは局部
発振器４０２からの信号のいずれかを導通させる
セレクタである。

要素４０８は、セツト／リセツト（RS）フリ
ツプフロツプである。リセツト信号（RESET）
を、Ｒ―入力端子に受信することができる。この
場合、ANDゲート４１０は、セレクタ４０４に
よつて選択されたパルス列を導通する。要素４１
２は、同期パルス発生器である。受信した各パル
スに対し、この同期パルス発生器は次の信号を発
生する。

ａ入力端子４１４のクロツク・パルス、このパ
ルスは、外部装置（バツクグラウンド・メモリ
またはユーザ装置）のための同期パルスとして
働く。

ｂ出力端子４１６の８個のパルス列、これはた
とえば第５図について説明したように、デー
タ・バイトの並列／直列変換を制御するための
ものである。

ｃ出力端子４１８および他の出力端子の互いに
位相がずれた多数のパルス列、これはクロツク
パルス・サイクルごとに関連する同期動作を実
行するためのものである。

ANDゲート４２０は、入力端子４２２（第３
図のライン１２２）にすでに説明した信号EOB
を受信し、入力端子４２４に、関連するデータ・
ベースの最終データ・レコードを供給する間に、
バツクグラウンド・メモリによつて発生される信
号を受信する。この信号を、バツクグラウンド・
メモリの制御装置によつて供給する。その理由
は、この情報が、たとえばデイスク・メモリに存
在し、その制御装置によつて検出されるからであ
る。この種のデータは、慣習的に用いられる。こ
の信号EOF（end―of―field）を、ANDゲート４
２０に“１”を発生させる。後に発生する信号
EOBと組合せる。信号“レデイ（ready）”がラ
イン４２６に発生し、バツクグラウンド・メモリ
は他の動作を開示することができる。ゲート４２
０からの信号は、フリツプフロツプ４０８を切換
え、ゲート４１０をブロツクする。この構成で
は、データ・フアイルの最終データ・レコード
を、ダミーレコードすなわちユーザ情報のないレ
コードとすることができる。

大部分はすでに説明しており、前の図面に用い
られている同一の番号で示している。1K×８ビ
ツトの容量を有する６個のメモリ１４２，１４
０，１７６，１００，１０２，２３０が設けられ
ている。これら各メモリを、タイプ２１１４の２
つのモジユールで実現する。また、8K×８ビツ
トの容量を有するメモリ１７２を設ける。このメ
モリは、タイプ２１１４の16個のモジユールによ
つて実現する。データ入力端子および出力端子
は、その都度、組合せられ、２方向ゲート回路４
２８，４３０，４３２，４３４，４３６，４３
８，４５４を具えている。これら各回路を、既知
のTTLモジユール列のタイプ７４LS244（“244”
と省略する）の２個の並列接続モジユールにより
実現する。これらモジユールを、読取／書込制御
信号WEによつて制御する。この制御信号は、端
子４４０に接続されたメモリ１４２，１４０，１
７２，１７６，２３０（第４図では別個に示され
ていない第５図のライン１８０と第６図のライン
２３６を参照）に共通である。メモリ１４０，１
４２，１７２，１７６，２３０のそれぞれに対
し、各選択ライン１４１，１４３，１７３，１７
７，２３１をそれぞれ設ける。アドレスを、アド
レス・カウンタ１７４（タイプ74161の４つの
TTL回路より成り、したがつて16ビツトの容量
を有する；不必要なビツトは用いられない）によ
つて供給する。また、データ・レコードの長さを
定める16ビツト・ホールド回路４４２を設ける。
ローデイングは、端子４４４の制御信号により実
現する。データ・セレクタ４４６（４モジユール
74157）を経て、ライン４４８に外部的に受信し
たアドレスを導通することができる。関連する制
御信号が、ライン４５０に到達する。アドレス・
ラインは、14ビツトの幅を有する。この幅は、各
データ・バイトの別個のアドレツシングを許容す
るのに必要である。タイプ８２S100の多数のモ
ジユールより成る局部的プログラマブル論理アレ
イ（FPLA）４５２にもアドレスを供給する。こ
れら各モジユールは、８個の出力端子を有し、追
加のアドレス・デコーダとして機能する。出力端
子を、選択入力端子２３１，１７７，１４１，１
４３，４４４，４４５（ホールド回路４４２の半
分），１７３，４５３（第３図の１３４，ロード
制御）にそれぞれ接続する。これらメモリは、半
分からなるので、この実施例における入力端子２
３１等は、実際には２倍である。しかし、最上位
アドレス・ビツトを、この追加の選択のために用
いることができる。同様のことが、メモリ１７２
にも適用できる。ライン４５０の信号を、プログ
ラマブル論理回路４５２にも供給する。その理由
は、すべてのメモリを処理動作のために選択し
て、ロード・オペレーシヨンの場合には普通１個
のメモリのみを選択するからである（RUN／
LOAD）。

さらに、要素１５２（比較）はタイプ7486の２
つのモジユールであり、要素１５６（マスキン
グ）は、３つのモジユール7400（２×）および
7430の配置である。フリツプフロツプ１６０は、
タイプ7473のモジユール（その半分）である。要
素１９８はタイプ１５１のモジユールであり、要
素１９６はタイプ7408のモジユールの1/4であり、
要素２０４はタイプ１６５のモジユールであり、
要素１８８はタイプ１６４の２つのモジユールで
あり、要素１８６はタイプ74LS157の２つのモジ
ユールである。メモリ１７２のデータ接続を、タ
イプ２４４の２つのモジユールであるデータ・セ
レクタ４５４の経て接続する（ライン１７０から
または要素２０８への接続は、常に一方向にのみ
アクテイプである）。要素２０８はタイプ74151の
モジユールであり、ゲート２１０はタイプ7408の
モジユールの1/4である。データ・バツフア１０
０／１０２のローデイングまたはアンローデイン
グのためには、要素１２６，１２８は、その都
度、タイプ74157の２つのモジユールで構成する。
これに接続した要素２４６（第４図参照）は、タ
イプ74165のモジユールであり、要素２４２はタ
イプ7408のモジユールの1/4であり、要素２４０
はタイプ74151のモジユールであり、要素２５２
はタイプ74164のモジユールである。出力回路の
構成は、第５図の出力回路とはわずかに異なるの
で、データ・レコードに関する“正確な”信号
を、関連データ・レコードがデータ・バツフア１
００／１０２の出力端子に得られるようになる瞬
時に、ゲート回路４６０に供給することができ
る。２個のデータ・フリツプフロツプ４５６，４
５８（モジユール7474の一部）を、直列に接続す
る。これらフリツプフロツプを、ライン２１８
（EOB）および２１６（リセツト信号）によつて
それぞれ制御する。フリツプフロツプ４５８の出
力信号は、タイプ２４１のゲート回路４６０を制
御する。この場合、抽出発生器によつてデータ・
バツフアから選択された８ビツト・データ・バイ
トが、ライン４６２に発生する。第６図の1/8除
算器２５８は、簡単にするために省略した。フリ
ツプフロツプ４５８の出力端子を、要素５００に
接続する。この要素は、タイプ74123のリスター
ト可能な単安定マルチバイブレータであり、ユー
ザ装置に対するデータの妥当性（DATA
VALIP）を正確な瞬時に且つ正確にシグナルす
る。第７図に示す回路は、１１２キロビツトの記
憶容量を有し（レジスタなしで）、約850個の論理
ゲートを具えている。これは、約80個の集積モジ
ユールによつて実現することができる。ワイヤ・
ラツプ配線技術を選択すれば、これらモジユール
を標準“EURO CARD”（236×220mm）に収容
することができる。電力消費は、約13Wとなる。

第８図は、数ステツプでプロジエクシヨンを実
行する装置のブロツク線図を示す。これらプロジ
エクシヨンは、後述するように、データ・ベース
の一部の動的再構成によつて実行することができ
る。数種類のデータ・レコードが存在するものと
する。たとえば、第１の種類のデータ・レコード
には、データR₁，R₂，R₃，R₄が記憶される。こ
れらデータを、バンク・アカウントすなわち名
称、アドレス、バランスおよびアカウント・ナン
バーに関係させることができる。第２の種類のデ
ータ・レコードは、たとえば、データR₄，R₅，
R₇，すなわちアカウント・ナンバー、必要な最
小バランス（正または負）、および一定期間内に
アカウント・ホルダが何回オウバドロー
（overdraw）したかの指示を記憶する。たとえ
ば、R₁とR₇の結合によつて、バンクは、１回よ
り多くオーバドローしたすべてのアカウント・ホ
ルダの調査を得ることができる。データ・レコー
ド（R₁，R₂，R₃，R₄）および（R₄，R₅，R₇）
を、独立して変更することができる。データ・ベ
ースを管理するためには、アカウント・ホルダの
データを、１つのデータ・レコードにすべて記憶
しないのが好適である（たとえば、それはあまり
にも長すぎるからであり、あるいは安全性の理由
のために制限されるアクセシビリテイのためであ
る）。

以下、一例として、次のデータを含む４つの種
類のデータ・レコードがあるものとする。

（R₁，R₂，R₃，R₄）（R₄，R₅，R₇）（R₆，R₇，R₈，R₉）（R₉，R₁₀，R₁₁）データR₁および関連データR₁₁の１以上の一定
の内容を定めるリスト（R₁，R₁₁）が要求される
ものとする。

第８図に示す回路は、８ビツト幅を有し且つ第
７図のデータ出力端子４６２に接続されたデータ
入力端子３５０を特に具えている。クロツク入力
端子３８６を、第６図のシグナリング出力端子２
６０に接続する。この回路は、２個のランダムア
クセス・メモリ（RAM）３７０，３７２を具え
ている。これらメモリは、16ビツトの64キロワー
ドの容量を有している。各メモリは、タイプ2117
の64個のモジユールにより構成する。出力データ
は、16ビツトの幅を有するデータ路３８０に発生
する。他の部分については、動作の説明の際に述
べる。

動作は、４つのステツプで行われる。第１ステ
ツプの間では、第７図の回路にある第１種類
（R₁，R₂，R₃，R₄）の各データ・レコードから、
２つのデータ・フイールドR₁，R₄を抽出する。
データ・フイールドR₁，R₂，R₃，R₄のうちの１
以上の内容を、選択規準に従うことが必要であ
る。たとえば、最初にフイールドR₁が発生し、
これにフイールドR₄が続く。要素３５２は、32
ビツトの容量（R₁およびR₄は、16ビツトの長さ
を有する）と、８ビツトの幅を有する入力端子
と、32ビツトの幅を有する出力端子とを有するメ
モリである。この要素は、タイプ“164”の４つ
のモジユールと、タイプ“273”の２つのモジユ
ールとから構成されている。この記憶装置を制御
するためには、受信したデータ・バイトごとに、
クロツクパルスが入力端子３８６に発生する。出
力端子を制御するためには、４つのデータ・バイ
トが受信されるごとに、除算器によつて４で除算
された同じクロツク・パルス信号が入力端子３８
４に発生する。SIPO〔serial―in―Parallel―out
（直列―入力―並列―出力）〕要素３５２の出力端
子に４バイトが発生すると、データ路が次のよう
に動作する。

信号foは、データ・セレクタ３５６が、SIPO
要素３５２から受信したデータR₄を導通するよ
うにする。マルチプレクサ３５４では、信号f₁が
データ路３８８（16ビツト幅）を経て、データ
R₁をデイスパツチする。信号f₁は、また、デー
タ・セレクタ３７８が、データをデータ路３８８
に導通するようにする。マルチプレクサ３７４で
は、信号f₂が受信データをメモリ３７０のデータ
入力端子にデイスパツチする。信号f₂は、さら
に、データ・セレクタ３６８がデータ・セレクタ
３５６から受信したデータを導通させるようにす
る。後者のデータは、メモリ３７０に対するアド
レスとして働く。要素３６４は、1/4除算器であ
り、受信データ・バイトごとにクロツク・パルス
を受信する。ライン３８４，３８６にあり且つ除
算器３６４のためのパルスを、必要ならば、第７
図の同期パルス発生回路４１２と同じ種類で且つ
第６図の除算器２５８によつて制御される発生器
によつて形成することができる。信号f₂は、４で
除算されたクロツク・パルス列を、書込制御信号
としてメモリ３７０にデイスパツチする（おそら
く、その長さおよび形状を適合させた後）。デー
タ・フイールドR₁の値は、R₄の値によつて与え
られたアドレスでメモリ３７０に書込まれる。メ
モリ３７０は、また、メモリのアクセス、読取
り、書込みを付勢するための付勢入力端子（図示
せず）に、追加の信号を受信することができる。
上述の実施例では、これは、受信された16ビツ
ト・アドレスからFPLA回路（簡単にするため図
示していない）によつて取出される“チツプ・セ
レクト”によつて実現される。この場合、読取り
と書込みとの間の選択を、マルチプレクサ３６６
からの信号によつて制御する。メモリ３７２は、
前述のことに対しては重要ではない。データ・フ
イールドR₁の１つの内容のみが、データ・フイ
ールドR₄の一定の内容に関係するものとする。
逆は、真である必要はない。さらに、組合せ
R₁／R₄の同一値は、原則的に、異なるデータ・
レコードに発生することができる。これは、メモ
リ３７０の同一アドレスで同一データの繰返し書
込みを意味する。第２ステツプの際には、２進信
号f₁，f₂の値を反転する。さらに、SIPO要素３５
２を、第２の種類のデータ・レコード（R₄，R₅，
R₇）から選ばれたデータ・フイールドR₄および
R₇で連続的に負荷する。しかし、R₄の内容は、
マルチプレクサ３５４およびデータ・セレクタ３
６８を経て、メモリ３７０に対するアドレスとし
て再びアクテイブとなる。マルチプレクサ３６６
の変更制御のために、メモリ３７０を、読取モー
ドで付勢し、メモリ３７２を書込モードで付勢す
る。信号f₂は、データ・セレクタ３７６が、メモ
リ３７０から読取られるデータR₁を導通するよ
うにする。このデータを、データ路３８０、デー
タ・セレクタ３７８およびマルチプレクサ３７４
を経て、メモリ３７２のデータ入力端子に供給す
る。信号f₂は、データ・セレクタ３６２がデー
タ・セレクタ３５６から受信するデータを導通す
るようにする。これは、データ・フイールドR₇
の内容である。メモリ３７０の内容は、メモリ３
７２に転送される。アドレス値は、データ・フイ
ールドR₄の内容からデータ・レコードR₇の内容
に転送される。この第２ステツプの間に、内容に
関する限定を再び課する。R₇のどの値も、R₄の
１つの且つ同一の値を含むことができる。逆は、
真である必要はない。すなわち、後者のことは、
メモリ３７０におけるよりもメモリ３７２におい
て多くの記憶場所が用いられることを意味する。

第３ステツプの間には、２進信号f₂の値を反転
する。次に、第３の種類のデータ・レコード
（R₆，R₇，R₈，R₉）から選ばれたデータ・フイ
ールドR₇，R₉の内容を、SIPO要素３５２に連続
注に記憶する。したがつて、メモリ３７２におい
て読取り動作が再び行われる。データ・セレクタ
３７６、データ路３８０、データ・セレクタ３７
８およびマルチプレクサ３７４を経て、データを
メモリ３７０に再び記憶する。しかし、それはデ
ータ・フイールドR₉の内容によつて形成される
アドレスに記憶される。f₂の値を再び連続的に反
転するならば、読取アドレスはデータ・フイール
ドR₉の内容によつて形成され、書込アドレスは
データ・フイールドR₁₁の内容によつて形成され
る。この手続を一定の場合に続けなければならな
いならば、第３ステツプの制御を、連続的に繰返
す。この場合、第２ステツプに関連して説明した
ように、内容に関する限定はまだ適用しうる。

すべてのステツプにおいて、データ・フイール
ドR₁のデータは、ライン３８０に常に得られる。
したがつて、ユーザ装置（簡単にするために図示
していない）を、ライン３８０に接続することが
できる。必要ならば、メモリ３７０，３７２が、
内容を完全に消去するためのリセツト入力端子を
具えることができる。前述の１以上のステツプの
間に、SIPO要素３５２のデータ・フイールドの
順序が不正確ならば、追加の２進信号f₃によつて
データ・セレクタ３６２，３６８の付勢により補
正を行うことができる。この信号f₃は、f₂の有効
値の逆数である値を有している。しかし、この問
題が、第１ステツプの間に生じるならば、前述の
補正は不可能である。装置の他の動作は、同一の
ままである。

多数の記憶場所の連続読取りのために多数の部
材を設ける。これら部材は、発振器３６０（場合
によつては、第７図の発振器と同一）とカウンタ
３５８とである。メモリ３７０／３７２を完全に
カバーするためには、このカウンタは、16ビツト
の長さを有している。信号f₀の値が前述の第１ス
テツプに対して反転されるならば、発振器３６０
は外部的使用のために計数パルス（CK OUT）
を供給し、内部的使用のために計数パルスを、カ
ウンタ３５８にも供給する。カウンタは、また、
信号f₀を受信する。この信号はリセツト信号とし
て働くので、発振の開始時に（または発振器の出
力信号の導通時に）、カウンタは零状態から計数
を開始する。信号f₀は、また、データ・セレクタ
３５６が、メモリ３７０，３７２の１つを所望の
ようにアドレスすることのできる（f₂によつて）
カウンタ位置の内容を導通するようにする。カウ
ンタ３５８の出力キヤリ信号TCを、その計数エ
ネイブル入力端子にフイードバツクするので、１
計数サイクルが完了した後に、カウンタ３５８が
停止する。クロツク信号CKOUTは、ライン３８
０に16ビツト・ワードを発生させて、その都度デ
ータ・ユーザを同期する。信号f₀，f₁，f₂を、カ
ウンタの内容をデコーデイングすることによつて
形成することもできる。このカウンタは図示して
いないが、第７図においてライン４２６の“レデ
イ”信号によつてその都度１ポジシヨン進められ
る。第７図のフリツプフロツプの“Ｒ”入力端子
に“リセツト”信号が供給される回数を、実行す
べきステツプの数によつて定める。

第８図において、発振器３６０をモジユール７
４，１２４として、カウンタ３５８を２つのモジ
ユール“163”として、データ・セレクタ３５６，
３６２，３６８，３７６，３７８をタイプ“157”
の４つのモジユールとして、マルチプレクサ３５
４，３７４をタイプ“240”の２つのモジユール
とタイプ“241”の２つのモジユールとして、マ
ルチプレクサ３６６をモジユール７４００の1/2
とモジユール７４０４の1/6として実現すること
は望ましい。したがつて、信号CK÷４による選
択制御のもとで、メモリ３７０，３７２の入力端
子への信号WEを実現するために、信号f₂をパル
スする。これらメモリにおける読取りを、連続的
に制御する。

前述の実施例は、約195個の集積モジユールを
必要とする。最大の電力消費は、約31Wである。
プロジエクシヨン・メモリは、印刷配線を有する
２つの“EUROCARDS”を共に必要とする。制
御は、ワイヤ・ラツプ技術に基づく接続を有する
１つのカードを必要とする。

“セレクシヨン”および“プロジエクシヨン”
モードは、すでに前に説明した。さらに他の動作
モードは、“コンポジシヨン”モードである。一
定のユーザ環境では、データ・ベースは複数のテ
ーブル（Ａ K₁），（Ａ K₂），（Ａ K₃）等を含
むことができる。要素Ａの組の各部材に対して、
第１テーブルは量K₁を含むことができ、第２テ
ーブルは量K₂を含むことができ、以下同様であ
る。各テーブルは、また、要素Ａの組内にはない
エントリを含むことができ、他方、テーブルは要
素Ａの組に対して他の量を含むこともできる。こ
れらの後者のデータは、それぞれ“セレクシヨ
ン”および“プロジエクシヨン”動作によつて不
作動とすることができる。これら動作について
は、すでに説明した。“コンポジシヨン”モード
は、テーブル（Ａ K₁ K₂ K₃）を与える。“コ
ンポジシヨン”モードは、次のステツプで実行さ
れる。

ａテーブル（Ａ K₁）をシフトレジスタに記
憶する。各要素Ａは、このシフトレジスタの記
憶場所を用いる。各記憶場所は、最終テーブル
（Ａ K₁ K₂ K₃）の１つのエントリを収容す
る。

ｂテーブル（Ａ K₂）を、ランダムアクセ
ス・メモリに記憶する。ランダムアクセス・メ
モリは、量Ａによつてアドレス可能であり、対
応する量K₂のみ記憶することが必要である。

ｃシフトレジスタを、出力端子から入力端子に
再結合して、テーブル（Ａ K₁）を読取り且
つ復帰させる。シフトレジスタから読取られた
各量Ａは、読取アクセス・モードでランダムア
クセス・メモリをアドレスするのにも用いる。
同一動作では、関連する量K₂は、テーブル
（Ａ K₂）の同一エントリとして同じシフトレ
ジスタ記憶場所に書込まれる。シフトレジスタ
が一回サイクルされると、中間ーブル（Ａ
K₁ K₂）が形成される。他のサイクルでは、テ
ーブル（Ａ K₁ K₂ K₃）が形成される。テー
ブル（Ａ K₂）および（Ａ K₃）が別個の中
間RAMに記憶されるならば、シフトレジスタ
の１サイクルが必要とされる。他のランダムア
クセス・メモリでは、一連のアドレス記憶場所
で読取―書込サイクルが行われるので、シフト
レジスタは、効果的である。

【図面の簡単な説明】

第１図は、本発明データ・ベース処理装置の第
１実施例のブロツク線図、第２図は、第２実施例
のブロツク線図、第３図は、データ・バツフアの
ブロツク線図、第４図は、比較装置のブロツク線
図、第５図は、データ・フイールドの内容を１組
の複数の基準データと比較する第２の比較装置の
ブロツク線図、第６図は、抽出発生器のブロツク
線図、第７図は、第３図〜第６図の組合せを示す
図、第８図は、数ステツプにおいてプロジエクシ
ヨンを実行するための装置のブロツク線図であ
る。３４，５０…組合せ論理回路、１００，１０２
…データ・バツフア、１０４…プログラマブル・
カウンタ、１１４…データ入力端子、１１６，１
１８…アドレス・レコーダ、１２６，３６８…デ
ータ・セレクタ、１２８，２３４…マルチプレク
サ、１４０，３７０，３７２…ランダムアクセ
ス・メモリ、１４２…マスク・メモリ、１５２…
比較装置、１６０…JKフリツプフロツプ、１７
２，２３０…メモリ、１７４…アドレス・カウン
タ、２４６…並列／直列コンバータ、２５２…直
列／並列コンバータ、２５８，３６４…除算器、
４０２…局部発振器、４０８…セツト／リセツ
ト・フリツプフロツプ、４１２…同期パルス発生
回路。

Claims

【特許請求の範囲】１データ・ベースから受信される連続するレコ
ードを基礎とするデータ・コードを逐次処理する
装置であつて、 (a) バツクグラウンド・メモリからデータ・レコ
ード入力を受信する入力端子１１４と、 (b) 受信したデータ・レコードの所定のデータ・
フイールドをマスク指示情報の制御のもとに基
準メモリ１４０からの基準情報と比較して、こ
の比較に基づいて結果信号を形成する比較装置
１５２と、 (c) “正しい”結果信号の制御のもとで、他の処
理に利用できるとして関連するデータ・レコー
ドを信号で知らせる出力端子を具える出力装置
４６０と、を具える前記装置において、データ・バツフア１００／１０２が前記入力端
子と出力装置との間に接続された部分で前記入力
データ・レコードが連続的に受信され、そのデー
タ・バツフアはダイナミツク入力端子とダイナミ
ツク出力端子とを具え、また前記比較が完了する
まで少なくとも１つの完全な入力データ・レコー
ドの連続する部分を記憶するのに充分な容量を有
することを特徴とし、前記比較装置が、 b1 内容が前記データ・フイールドを示すマス
ク・データ・レコードのためのマスク・メモリ
１４２と、 b2 データ・レコードの受信によつて発生する
スタート信号によつて付勢される“一時的に正
しい”状態と、前記比較の間に許容し得ない関
係の検出によつて発生される信号によつて付勢
される“正しくない”状態とを有し、完全なデ
ータ・レコードを受信した後に“一時的に正し
い”状態が依然として続く場合にのみ、“正し
い”結果信号を前記出力装置へ供給する指示要
素１６０とを具え、入力データ・レコードの連
続した部分と並列に且つ同期して、前記マス
ク・メモリと、完全な基準データ・レコードを
記憶するのに充分な容量を有する前記基準メモ
リと、前記ダイナミツク入力端子を介して前記
入力データ・レコードを記憶するためのデー
タ・バツフアの相当する部分との中のデータ・
レコードの対応する部分をアドレスするために
アドレス発生器１７４が準備されることを特徴とするデータ・ベース処理装置。２特許請求の範囲第１項に記載の装置におい
て、前記データ・バツフアが２個のバツフア部１
００，１０２を具え、これら各バツフア部は、少
なくとも１つの完全なデータ・レコードを記憶す
るのに充分な容量を有し、前記バツフア部は、読
取モードおよび書込モードで交互に動作し、前記
基準メモリと前記マスク・メモリと共に付勢さ
れ、前記読取モードおよび書込モードの制御１２
５を変えるために完全データ・レコードを受信し
た後にその都度切換えられるモード制御入力端子
を有するモード制御要素を設けたことを特徴とす
るデータ・ベース処理装置。３特許請求の範囲第２項に記載の装置におい
て、両方のバツフア部がアドレス発生器によつて
共同に付勢されることを特徴とするデータ・ベー
ス処理装置。４特許請求の範囲第１，２または３項のいずれ
か１項に記載の装置において、第２データ・フイ
ールドを一組の複数の基準データと比較するため
に、メンバーシツプ・メモリ１７２を設け、この
メモリに対して、前記第２データ・フイールドの
内容がアドレスとして働き、前記メンバーシツ
プ・メモリの内容が、前記基準データの組の各エ
レメントに対する存在情報を含むことを特徴とす
るデータ・ベース処理装置。５特許請求の範囲第４項に記載の装置におい
て、前記存在情報を、前記指示要素からの一致結
果信号と共に、組合せ回路２１０に供給して、第
２の一致結果信号を形成することを特徴とするデ
ータ・ベース処理装置。６特許請求の範囲第３項に記載の装置におい
て、前記バツフア部と共にアドレスしうる抽出発
生器を設けて、前記データ・バツフアから読取ら
れた各情報ユニツトの抽出に対する妥当性を指示
し、前記抽出発生器のデータ出力端子２４２を、
前記出力装置２５２の制御入力端子に接続して、
“妥当性”を示す信号の制御のもとでのみ前記出
力装置を導通させることを特徴とするデータ・ベ
ース処理装置。７特許請求の範囲第６項に記載の装置におい
て、前記抽出発生器２３０は、少なくとも前記各
バツフア部と同じ容量を有し、前記出力装置は、
直列／並列コンバータ２５２を具え、このコンバ
ータの直列入力端子を、前記抽出発生器からの
“妥当性”信号によつて付勢して、前記データ・
バツフアの導通データを、数ビツトの並列データ
ユニツトに変換することを特徴とするデータ・ベ
ース処理装置。８特許請求の範囲第１項から第７項のいずれか
１項に記載の装置において、（A1，B1），（B1，
B2）……（Ｂ（ｎ―１），Bn）に従つて第１およ
び第２データ・フイールドをそれぞれが連続的に
有する一連のｎ種類のデータ・レコード間の一連
の（ｎ―１）ステツプにおけるプロジエクシヨン
の実行のために、第１プロジエクシヨン・メモリ
３７０と第２プロジエクシヨン・メモリ３７２と
を設け、前記第１プロジエクシヨン・メモリを、
データ・フイールド（B1，B3……）の内容によ
つてアドレスし、前記第２プロジエクシヨン・メ
モリを、データ・フイールド（B2，B4……）の
内容によつてアドレスし、データ・フイールド
A1のデータを、前記第１プロジエクシヨン・メ
モリに記憶して、次の組のデータ・レコードの１
組のデータ・フイールド（Bj＋Bj，１）のデー
タの制御のもとで、その都度、一方のプロジエク
シヨン・メモリから他方のプロジエクシヨン・メ
モリに転送することを特徴とするデータ・ベース
処理装置。９特許請求の範囲第１項から第８項のいずれか
１項に記載の装置において、第１テーブル
（AK₁）と第２テーブル（AK₂）とを、第３テー
ブル（AK₁K₂）と比較するために、ランダムに
アクセスしうる第１中間記憶装置と、連続的にア
クセスしうる第２中間記憶装置とを設け、前記第
１中間記憶装置は、テーブル（AK₂）を有し、
前記第２中間記憶装置は、テーブル（AK₁）を
有し、前記第２中間記憶装置のデータ出力端子
を、前記第１中間記憶装置のアドレス入力端子に
結合して、エントリ識別子Ａをフオーワードし、
前記第１および第２中間記憶装置のデータ出力端
子を並列に結合して、エントリ識別子Ａと第１エ
ントリ・パラメータK₁と第２エントリ・パラメ
ータK₂を共存的に出力させることを特徴とする
データ・ベース処理装置。