JPH0276193A - 半導体メモリ - Google Patents

半導体メモリ

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JPH0276193A
JPH0276193A JP63228060A JP22806088A JPH0276193A JP H0276193 A JPH0276193 A JP H0276193A JP 63228060 A JP63228060 A JP 63228060A JP 22806088 A JP22806088 A JP 22806088A JP H0276193 A JPH0276193 A JP H0276193A
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中川　薫
Hiroyuki Koinuma
弘之 鯉沼
Katsumi Abe
克己 阿部
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  • Dram (AREA)
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  • Shift Register Type Memory (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、画像用メモリなどのようにシリアルデータ出
力制御回路を含む半導体メモリに関する。
（従来の技術） 近年、半導体メモリは様々な分野において高速化に対す
る要求が高まり、シリアルアクセス可能なメモリの需要
が増大している。このようなメモリ、例えば画像用メモ
リは、一般に、ランダムアクセス可能なランダムアクセ
スメモリ部（ＲＡＭ部）とシリアルアクセス可能なンリ
アルアクセスメモリ部（ＳＡＭ部）とを持ち、このＲＡ
Ｍ部とＳＡＭ部との間でリードラッチ部およびライトラ
ッチ部を介してデータ転送を行い、互いに非同期でのア
クセスが可能となっている。
ＲＡＭ部は、通常のダイナミックメモリやスタティック
メモリと同じ構成であり、アクセス方法もほぼ同様であ
る。ＳＡＭ部は、シフトレジスタを用いて実際にデータ
をシリアルに転送するものと、前記リードラッチ部およ
びライトラッチ部へのアクセスを順次行うことでシリア
ルアクセスを実現するものとがある。ここでは、前者の
シフトレジスタを用いるものについて説明する。
第１４図は、シリアル入力部およびシリアル出力部にそ
れぞれシフトレジスタを用いた画像用メモリの一例を示
している。ＳＲｉは入力シフトレジスタ、ＷＬはライト
ラッチ部、ＭＣはメモリセルアレイ、ＲＬはリードラッ
チ部、ＳＲｏは出力シフトレジスタ、ＲＡＭＣはＲＡＭ
制御回路、ＡＤはアドレスデコーダ、ＳＡＭＣはＳＡＭ
制御回路、τＴはＲＡＭ部の制御信号、ＷＥはＲＡＭ部
のライト／リード制御信号、ＡｎはＲＡＭ部のアドレス
信号、Ｄｉｎはシリアルに入力する書込みデータ、Ｄｏ
ｕｔはシリアルに出力する読出しデータ、ＳＣはＳＡＭ
部の制御クロック入力、ＷＳは入力シフトレジスタＳＲ
Ｌからライトラッチ部ＷＬへのデータ転送を制御する信
号である。
第１５図は、例えば４段のシフトレジスタＳＲＩ〜ＳＲ
４よりなるシリアル入力部の構成を示し、その動作波形
を第１６図に示している。シリアル入力データＤｉｎは
ＳＣクロック入力によりシフトレジスタＳＲ１〜ＳＲ４
に順次取込まれ、４ビツト入力される毎にＷＳ信号によ
ってライトラッチＷＬ１〜ＷＬ４に書込まれる。これら
のデータは、次のＷＳ信号によってライトラッチＷＬＩ
〜ＷＬ４に新しいデータが書込まれる前にＷＲＴ信号に
よってメモリセルに書込まれる。このＷＲＴ信号は、Ｒ
ＡＭ部の制御信号ＣＥ、ＷＥなどによって作られ、前記
ＳＣクロック入力、ＷＳ信号とは非同期でメモリセルへ
の書込みを行う。
第１７図は、例えば４段のシフトレジスタＳＲ１〜ＳＲ
４よりなるシリアル出力部の構成を示し、その動作波形
を第１８図に示している。
ＲＡＭ部の制御信号ＣＥ、ＷＥなどによって作られたＲ
ＬＴ信号によってメモリセルのデータがリードラッチＲ
ＬＩ〜ＲＬ４に読出される。次に、Ｒ８信号によってリ
ードラッチＲＬＩ〜ＲＬ４の出力がセレクタＹ１〜Ｙ４
で選択され、この選択出力がＳＣクロック入力の立上が
りでシフトレジスタＳＲＩ〜ＳＲ４に順次取込まれ、シ
リアル出力データＤｏｕｔとして順次出力される。ＲＬ
、Ｔ信号は、前記シリアル入力の場合と同様に、Ｒ８信
号の前であればＳＣクロック入力、Ｒ８信号とは非同期
でメモリセルの内容をリードラッチＲＬＩ〜ＲＬ４に読
出すことができる。
ところで、第１４図に示した画像用メモリでは、シリア
ル入出力部をメモリセル部に近接して配置することが望
ましい。この場合、外部入力であるＳＣクロック入力や
シリアル入力データＤｉｎおよび外部へ出力されるシリ
アル出力データＤｏｕｔと上記シリアル入出力部との間
をかなり長い配線で結ぶ必要がある。特に、第１９図お
よび′１ａ２０図に示すように、シリアルポートに関し
ては、ＳＣクロック入力からシリアル出力データＤｏｕ
ｔまでの間の配線りに無視できない配線遅延が生じると
、シリアルアクセスタイムに悪影響を及ぼす。ここで、
ＢｉはＳＣクロック入力バッファ、Ｂｏはデータ出力バ
ッファ、ＳＲ４は最終段のシフトレジスタである。
画像用メモリに要求されるシリアルアクセスタイムは１
０ｎｓ〜２０ｎｓであり、画像用メモリを使用する例え
ばテレビジョン受像装置の高品位化および大画面化に伴
ってさらに短くなる傾向にある。また、メモ、り容量は
大容量化の傾向にあり、アクセスタイムを律速する配線
遅延は増加する一方である。
一方、画像用メモリを使用する例えばテレビジョン受像
装置の高品位化および大画面化に伴って、画像用メモリ
の大容量化、シリアルポートの高速化、多ポート化が進
んでいる。第１４図に示した画像用メモリでは、シリア
ル入出力部をメモリセル部に近接して配置することが望
ましく、そうすると、画像用メモリの大容量化、多ビッ
ト化に伴って、メモリセル部まわりのレイアウトが困難
になると共にチップサイズの増加、外部信号ビンの増加
などが問題となってくる。
即ち、高速化のためには、ＲＡＭ部のリード／ライトサ
イクルの制約により前記シフトレジスタの段数を増加さ
せる必要があり、多ポート化に伴って前記シフトレジス
タの本数が増えるばかりでなく、ＲＡＭ部の大容量化に
伴って多ビット化も進んでいるので、例えば入出力独立
の３シリアルポートを持つ４ビツト構成の画像用メモリ
では２４系列のシフトレジスタが必要となる。また、こ
の場合、ＲＡＭ部に必要な外部信号ビン以外に、シリア
ル部の制御および入出力のためにかなりの数の外部信号
ビンが必要となる。
また、シリアルポートの高速化、多ビット化に伴って半
導体集積回路の外部負荷に対する充放電電荷が多くなり
、その結果、充放電電流が増加して電源電位および接地
電位の変動（以下、出力ノイズと言う）も大きくなる。
また、シリアルアクセスメモリでは、出力の高インピー
ダンス期間がなく、連続的にデータを出力するため、通
常のランダムアクセスメモリに比べて出力の電圧振幅も
大きく、その時間変化ｄＶ／ｄｔも大きいので、前記出
力ノイズもますます増大し、メモリ内部回路の動作に悪
影響を与えるようになってきた。
第２１図は、第１７図の回路で外部入力ＳＣが出力ノイ
ズにより電位変動したときの動作の一例を示したもので
ある。即ち、ＳＣが“Ｌ”から′Ｈ”に変化したとき、
出力Ｄｏｕｔが切換わり、このとき外部負荷に対して電
荷を充放電するので集積回路の接地電位が変動する。従
って、集積回・路内部では、第２１図に示すように出力
Ｄｏｕｔが切換わるタイミングで外部入力ＳＣが電位変
動したようにみえてしまう。しかも、この出力ノイズに
よる影響は、出力Ｄｏｕｔが“Ｈ”から“Ｌゝになった
とき、つまり、外部負荷から集積回路内部の接地電位に
対して電荷が放電されたときに一層顕著になる。
ここでは、出力Ｄｏｕｔが立下がったときの出力ノイズ
による誤動作の様子を説明する。シフトレジスタＳＲ１
〜ＳＲ４はＳＣクロックの“Ｌ”で１サイクル前のデー
タを保持して出力するとともに、各セレクタＹ１〜Ｙ４
の出力を入力端から取込み　ａ　Ｈｓで取込んだデータ
を出力するとともに入力端のデータ入力を無効にする。
ここで、出力Ｄｏｕｔが立下がるときには、外部負荷容
量より半導体メモリ内の接地に向って電荷を引抜くこと
になり、半導体メモリ内部の接地電位は一時的に高くな
る。このとき、半導体メモリ内部での全ての電位は内部
の接地電位を基準にして判断されるため、外部からのＳ
Ｃクロックは、その瞬間“Ｌ“に見えてしまう（第２１
図中、破線で囲まれた部分）。したがって、シフトレジ
スタＳＲＩ〜ＳＲ４は、入力データを無効にしているべ
き時間に新しいデータを取込み、出力を切換えてしまう
。すなわち、誤ったデータ転送を行なうことになる。
第２２図は、上記したような出力ノイズによるＳＣクロ
ックの電位変動を抑えるための一例として、ＳＣクロッ
クの供給路にノイズフィルタＮＦを挿入した回路を示し
ている。このような構成のときの動作波形は、例えば第
２３図に示すようになり、ＳＣクロックが出力ノイズに
より電位変動した場合でも、ノイズフィルタＮＦを通過
したクロックＳＣ′は電位変動が抑えられているので、
シフトレジスタＳＲＩ〜ＳＲ４が誤ってデータ転送をす
ることはなくなる。
しかし、クロックＳＣ′は外部入力ＳＣに比べてノイズ
フィルタの遅延時間分だけ遅れた信号であるので、シフ
トレジスタ回路ＳＲ１〜ＳＲ４のデータ転送のタイミン
グは、ノイズフィルタＮＦを挿入しない場合に比べて遅
れてしまう。即ち、１１２２図の回路では、出力ノイズ
による回路の誤動作を防ぐことができる代わりに、副作
用としてシリアルアクセスタイム（外部入力ＳＣの立上
がりから出力Ｄｏｕｔが切換わるまでの時間）が遅れる
という問題が生じる。
（発明が解決しようとする課題） 本発明は、上記したようにシリアル出力部をメモリセル
部に近接して配置する場合に、制御クロック入力からシ
リアル出力データまでの間に生じ′る配線遅延によって
シリアルアクセスタイムに悪影響を及ぼすという問題点
を解決すべくなされたもので、制御クロック入力からシ
リアル出力データまでの間に生じる配線遅延がシリアル
アクセスタイムに直接に影響することがなく、高速なシ
リアルアクセスが可能な半導体メモリを提供することを
目的とする。
また、本発明は、上記したようにシリアル入出力部をメ
モリセル部に近接して配置する場合に、メモリの大容量
化、シリアルポートの高速化、多ポート化、多ビット化
に伴って、メモリセル部まわりのレイアウトが困難にな
ると共にチップサイズの増加、外部信号ピンの増加をき
たすという問題点を解決すべくなされたもので、メモリ
セル部まわりのレイアウトが容易になると共にチップサ
イズの増加、外部信号ピンの増加を抑制し得る半導体メ
モリを提供することを目的とする。
また、本発明は、データアクセスタイムに影響を与える
ことはなく、出力ノイズによるシリアル出力ポートの誤
動作を防止し得る半導体メモリを提供することを目的と
する。
［発明の構成］ （課題を解決するための手段） 本発明の第１番目の半導体メモリは、シリアルアクセス
可能な出力ポートを持つ半導体メモリにおいて、シリア
ル出力ポートに使用されるシフトレジスタ回路のうち、
出力段に接続されるシフトレジスタ最終段が出力データ
ラッチ回路に置き換えられ、この出力データラッチ回路
が上記シフトレジスタ回路の制御クロックとは半周期ず
れたクロック信号により制御されることを特徴とする。
本発明の第２番目の半導体メモリは、第１番目の半導体
メモリにおいて、各シフトレジスタと出力データラッチ
回路に対応してメモリセルアレイからの読出しデータを
一時的に保持する読出しデータラッチ回路を設けたこと
を特徴とする。
本発明の第３番目の半導体メモリは、シリアルアクセス
可能な入出力ポートを持つ半導体メモリにおいて、この
入出力ポートに１系列のシフトレジスタ回路がＪ（通に
使用され、このシフトレジスタ回路のうち、出力段に接
続されるシフトレジスタ最終段が出力データラッチ回路
に置き換えられ、この出力データラッチ回路が上記シフ
トレジスタ回路の制御クロックとは半周期ずれたクロッ
ク信号により制御されることを特徴とする。
本発明の第４番目の半導体メモリは、第３番目の半導体
メモリにおいて、シリアル入力データをメモリセルの読
出しアドレスとしてラッチし、内部アドレスとして使用
することを特徴とする。
本発明の第５番目の半導体メモリは、第１ないし第４番
目の半導体メモリにおいて、各１ビットシフトレジスタ
のクロック入力供給路にはノイズフィルタが挿入され、
出力データラッチ回路のクロック入力供給路にはノイズ
フィルタが挿入されていないことを特徴とする。
（作用） 第１番目の半導体メモリにおいては、メモリセルからシ
リアル出力ポート用のシフトレジスタ回路へのデータ転
送を出力データラッチ回路によるデータ出力よりも制御
クロックの半周期前に行うことができ、上記制御クロッ
ク入力からシリアル出力データまでの間に生じる配線遅
延などの影響を受けずに高速なシリアルアクセスが可能
になる。
第２番目の半導体メモリにおいては、メモリセルからの
読出しデータを読出しデータラッチ回路によって一時的
に保持することにより、シリアル出力部とメモリセルア
レイとを切離し、シリアル出力を行なうと同時にメモリ
セルをプリチャージでき、シリ、アル出力のサイクルタ
イム縮小を可能にする。
第３番目および第４番目の半導体メモリにおいては、入
出力ポートのそれぞれで別々のシフトレジスタ回路を使
用する場合に比べて、入出力ポートで使用するシフトレ
ジスタ回路が半減し、メモリセル部まわりのレイアウト
が容易になると共にチップサイズの縮小が可能になる。
また、入力として外部アドレスをシリアルに入力するこ
とが可能であり、外部アドレスピンを不要にすることが
でき、パッケージの縮小化、実装密度の大幅な向上が可
能になる。
第５番目の半導体メモリにおいては、出力データラッチ
回路のクロック入力供給路にはノイズフィルタが挿入さ
れていないことによってデータアクセスタイムには影響
を与えることはなく、各１ビットシフトレジスタのクロ
ック入力供給路にノイズフィルタが挿入されていること
によって出力ノイズによるクロックの電位変動を抑える
ことができ、シリアル出力ポートの誤動作を防止するこ
とができる。
（実施例） 以下、図面を参照して本発明の実施例を詳細に説明する
。
第１図は、本発明に係るシリアルアクセス可能な出力ポ
ートを持つ画像用メモリにおけるシリアル出力部の一例
を示しており、この画像用メモリは、第１４図ないし第
１８図を参照して前述した従来の画像用メモリに比べて
、シリアル出力ポートに使用されるシフトレジスタ回路
のうち、出力段に接続されるシフトレジスタ最終段が出
力データラッチ回路に置き換えられ、この出力データラ
ッチ回路が上記シフトレジスタ回路の制御クロックと半
周期ずれたクロック信号により制御されるように変更さ
れており、その他は同ピである。
即ち、ｍ１図に示すシリアル出力部において、ＲＬ１〜
ＲＬ４はＲＡＭ部の制御信号ＣＥ、ＷＥなどによって作
られたＲＬＴ信号が“Ｈ”のときにメモリセルのデータ
を取込み、ＲＬＴ信号が“Ｌ”のときにメモリセル部か
らの読出しデータを保持するリードラッチ、Ｙ１〜Ｙ４
はＲ８信号の“Ｈ”　／　’Ｌ”に応じて入力端Ａ／入
力端Ｂの入力を選択するセレクタであり、このセレクタ
Ｙ１〜Ｙ４の入力端Ｂには各対応してリードラッチＲＬ
Ｉ〜ＲＬ４の出力（並列データの各ビット）が与えられ
、セレクタＹ１の入力端Ａには“Ｈ。
が与えられている。ＳＲ１〜ＳＲ３は１ビットシフトレ
ジスタであってセレクタｙ１−：ｙ４と交互に設けられ
ている。
この場合、１ビットシフトレジスタＳＲＩ〜ＳＲ３は、
それぞれのデータ入力端に各対応して前段のセレクタＹ
１〜Ｙ３の選択出力が入力し、それぞれの出力が各対応
して後段のセレクタＹ２〜Ｙ４の入力端Ａに入力し、Ｓ
Ｃクロック入力が“Ｌ“のときには、データ転送を行な
い（ＳＣクロック入力の１サイクル前に上記データ入力
端から取込んだデータを出力して保持すると共に上記デ
ータ入力端のデータ入力を取込む）、ＳＣクロック入力
が“Ｈｏのときには、ＳＣクロック入力が上記“Ｌ　”
のときに取込んだデータを出力すると共に前記データ入
力端のデータ入力を無効とする。これらのリードラッチ
ＲＬＩ〜ＲＬ４、セレクタＹ１〜Ｙ４およびシフトレジ
スタＳＲＩ〜ＳＲ３によって並直列変換回路が構成され
ており、この並直列変換回路はメモリセル部に近接して
配置されている。
さらに、周辺回路部に、セレクタＹ１〜Ｙ４のうちの最
終段のセレクタＹ４の選択出力がデータ入力端に与えら
れ、ＳＣクロック入力信号が“Ｈ”のときには上記デー
タ入力端に与えられているデータを取込んで出力し、Ｓ
Ｃクロック入力が“Ｌ′のときには上記出力データを保
持すると共に前記データ入力端のデータ入力を無効とす
る出力データラッチ回路ＯＬＴが設けられている。
上記シリアル出力部の動作波形を第２図に示しており、
このシリアル出力部では、メモリセルからシリアル出力
ポート用のシフトレジスタＳＲＩ〜ＳＲ３へのデータ転
送を、出力データラッチ回路ＯＬＴによるデータ出力よ
りも、制御クロックＳＣの半周期前に行なうことが可能
になる。従って、並直列変換回路部をメモリセル部に近
接して配置し、出力データラッチ回路ＯＬＴを周辺回路
部に配置した場合でも、ＳＣクロック入力からシリアル
出力データＤｏｕｔまでの間に生じる配線遅延がシリア
ルアクセスタイムに直接に影響することがなく、高速な
シリアルアクセスが可能となる。
第３図は、本発明に係るシリアルアクセス可能な入出力
ポートを持つ画像用メモリにおけるシリアル入出力部の
一例を示しており、この画像用メモリは、第１４図ない
し第１８図を参照して前述した従来の画像用メモリに比
べて、入出力ポートに１系列のシフトレジスタ回路が共
通に使用され、このシフトレジスタ回路のうち、出力段
に接続されるシフトレジスタ最終段がデータラッチ回路
に置き換えられ、このデータラッチ回路が上記シフトレ
ジスタ回路の制御クロックとは半周期ずれたクロック信
号により制御されるように変更されており、その他は同
じである。
即ち、第３図に示すシリアル入出力部において、Ｙ１〜
Ｙ４はＲ８信号の“Ｈ”／“Ｌ”に応じて入力端Ａ／入
力端Ｂの入力を選択するセレクタである。ＩＬＴは書込
みデータ入力ＤｉｎをＳＣクロック入力が“Ｈ”のとき
には上記データ入力を取込んで出力し、ＳＣクロック入
力が“Ｌ”のときには上記出力データを保持すると共に
前記データ入力を無効とする入力ラッチ回路、ＳＲ１〜
ＳＲ４は１ビットシフトレジスタであって、セレクタＹ
１〜Ｙ４と交互に設けられている。
この場合、初段の１ビットシフトレジスタＳＲ１のデー
タ入力端には、上記入力ラッチ回路の出力（書込みデー
タ）が入力し、次段以降の１ビットシフトレジスタＳＲ
２〜ＳＲ４それぞれのデータ入力端には各対応して前段
のセレクタＹ１〜Ｙ３の選択出力が入力し、１ビットシ
フトレジスタＳＲＩ〜ＳＲ４のそれぞれの出力が各対応
して後段のセレクタＹ１〜Ｙ４のデータ入力端Ａに入力
し、ＳＣクロック入力がＬ”状態のときには、ＳＣクロ
ック入力の１サイクル前に上記データ入力端から取込ん
だデータを保持して出力すると共に上記データ入力端の
データ入力を取込み、ＳＣクロック入力が“Ｈ”状態の
ときには、ＳＣクロック入力が°Ｌ″状態のときに取込
んだデータを出力すると共に前記データ入力端のデータ
入力を無効とする。
４個のセレクタＹ１〜Ｙ４に対応して設けられている４
個の読出しデータラッチ回路ＲＬＩ〜ＲＬ４は、それぞ
れのデータ入力端には並列データの各ビット（メモリセ
ル部からの読出しデータ）が各対応して入力し、それぞ
れの出力が各対応してセレクタＹ１〜Ｙ４のデータ入力
端Ｂに入力し、ＲＡＭ部の制御信号ＣＥ、ＷＥなどによ
って作られた読出し制御信号ＲＬＴ入力が“Ｈ”状態の
ときには、上記データ入力端に与えられているデータを
出力し、読出し制御信号ＲＬＴ入力が“Ｌ“状態のとき
には、上記出力データを保持すると共に前記データ入力
端のデータ入力を無効とする。
４個の１ビットシフトレジスタＳＲＩ〜ＳＲ４に対応し
て設けられている４個の書込みデータラッチ回路ＷＬＩ
〜ＷＬ４は、それぞれのデータ入力端には各対応して１
ビットシフトレジスタＳＲ１〜ＳＲ４の出力が入力し、
書込み制御信号ＷＳ入力が“Ｈ”状態のときには、上記
データ入力端に与えられているデータを出力し、書込み
制御信号ＷＳ入力が“Ｌ１状態のときには、上記出力デ
ータを保持すると共に前記データ入力端のデータ入力を
無効とする。
これらの読出しデータラッチ回路ＲＬＩ〜ＲＬ４、書込
みデータラッチ回路ＷＬ１〜ＷＬ４、セレクタＹ１〜Ｙ
４、入力ラッチ回路およびシフトレジスタＳＲＩ〜ＳＲ
４によって並直列変換回路が構成されており、この並直
列変換回路はメモリセル部に近接して配置されている。
さらに、周辺回路部に、セレクタＹ１〜Ｙ４のうちの最
終段のセレクタＹ４の選択出力がデータ入力端に与えら
れ、ＳＣクロック入力信号が“Ｈ′のときには上記デー
タ入力端に与えられているデータを取込んで出力し、Ｓ
Ｃクロック入力が“Ｌ”のときには上記出力データを保
持すると共に前記データ入力端のデータ入力を無効とす
る出力データラッチ回路ＯＬＴが設けられている。
上記シリアル入出力部の動作波形を第４図に示しており
、このシリアル入出力部では、外部入力を途切れること
なく連続的に入力してメモリセル部へ書込むと同時に、
メモリセル部から読出したデータを途切れることなく連
続的に外部へ出力することが可能である。この場合、読
出しデータラッチ回路ＲＬＩ〜ＲＬ４からの読出しデー
タを次段のシフトレジスタＳＲＩ〜ＳＲ４へ直接送るこ
とにより、入力データの書込みデータラッチ回路ＷＬ１
〜ＷＬ４への書込みと出力データのシフトレジスタＳＲ
Ｉ〜ＳＲ４への読出しとの衝突とを避けている。
また、メモリセルからシリアル入出力ポート用のシフト
レジスタＳＲ１〜ＳＲ４へのデータ転送を、データラッ
チ回路ＯＬＴによるデータ出力よりも制御クロックＳＣ
の半周期前に行うので、セレクタ切換え時の過渡的な誤
データ出力を防ぐことができ、しかも、並直列変換回路
部をメモリセル部に近接して配置して出力データラッチ
回路ＯＬＴを周辺回路部に配置した場合でも、ＳＣクロ
ック入力からシリアル出力データＤｏｕｔまでの間に生
じる配線遅延がシリアルアクセスタイムに直接に影響す
ることがなく、高速なシリアルアクセスが可能となる。
また、上記シリアル入出力部では、入出力ポートのそれ
ぞれで別々のシフトレジスタ回路を使用する場合に比べ
て、入出力ポートで使用するシフトレジスタ回路が半減
し、メモリセル部まわりのレイアウトが容易になると共
にチップサイズの縮小が可能になる。
第５図は、第３図のメモリの変形例を示しており、第３
図のメモリに比べて、入力ラッチ回路ＩＬＴの書込みデ
ータ入力Ｄｉｎに代えてメモリセル読出し用アドレスＡ
ｄｄをシリアルに入力し、４個の書込みデータラッチ回
路ＷＬＩ〜ＷＬ４に代えて、それぞれのデータ入力端に
各対応して１ビットシフトレジスタＳＲ１〜ＳＲ４の出
力を入力し、アドレスラッチ制御信号ＡＳ入力が“Ｈ”
状態のときには、上記データ入力端に与えられているデ
ータを出力し、アドレスラッチ制御信号ＡＳ入力が“Ｌ
”状態のときには、上記出力データを保持すると共に前
記データ入力端のデータ入力を無効とする４個のアドレ
スデータラッチ回路ＡＬＩ〜ＡＬ４を設け、この４個の
アドレスデータラッチ回路ＡＬＩ〜ＡＬ４の出力を内部
アドレスとしてアドレスデコーダＡＤに入力するように
変更したものである。
このように入力として外部アドレスＡｄｄをシリアルに
入力することが可能であるので、外部アドレスビンを不
要にすることができ、パッケージの縮小化、実装密度の
大幅な向上が可能になる。
第６図は、上記第１番目の半導体メモリにおいて、ノイ
ズフィルタＮＦがシフトレジスタＳＲＩ〜ＳＲ３のクロ
ック入力供給路にのみ挿入され、出力データラッチ回路
ＯＬＴのクロック入力供給路にはノイズフィルタＮＦが
挿入されていない点が異なり、その他は同じである。
この実施例の場合、シリアルデータ出力Ｄｏｕｔが立下
がったときには、前述したように外部負荷容量より半導
体メモリ内部の接地に電荷が流入するため、クロックＳ
Ｃは一時的に電位が下降する。また、シリアルデータ出
力Ｄｏｕｔが立上がったときには、半導体メモリ内部の
電源より外部負荷容量に向けて電荷が流出するため一時
的に電源電位が下降する。このとき、内部の電源と接地
との間の寄生容量により接地電位も下降し、外部入力Ｓ
Ｃは一時的に上昇したように見えるが、出力ノイズの影
響は上記寄生容量を介していない分だけシリアルデータ
出力Ｄｏｕｔが立下がったときの方が顕著に現われる。
第７図は上記シリアル出力部の動作波形を示している。
すなわち、このシリアル出力部において、外部入力クロ
ックＳＣが出力ノイズにより電位変動した場合でも、ノ
イズフィルタＮＦを通過したクロックＳＣ′は電位変動
が抑えられている。
シフトレジスタＳＲＩ〜ＳＲ３は、クロックＳＣ′の立
下がりを受けてデータを１ビツトづつ転送し、出力デー
タラッチ回路ＯＬＴはクロックＳＣの立上がりを受けて
セレクタＹ４の出力を取込んで出力する。第７図中、破
線で囲んだ部分のように、クロックＳＣが出力ノイズに
より電位変動したとき、出力データラッチ囲路ＯＬＴは
、このクロックＳＣの“Ｌ”によってデータ入力端子よ
り入力デー・夕を取込もうとするが、同タイミングでク
ロックＳＣ′は電位変動しておらず、シフトレジスタＳ
ＲＩ〜ＳＲ３のデータ転送は行なわれていないので、セ
レクタＹ４の出力も変化せず、出力データラッチ回路Ｏ
ＬＴは再び同じデータを取込み、シリアルデータ出力Ｄ
ｏｕｔは変化しない。
なお、前記ノイズフィルタＮＦは、たとえば第８図ある
いは第１０図あるいは第１２図に示すように構成されて
いる。
第８図のノイズフィルタＮＦは、初段のインバータＩＶ
１と次段のインバータＩＶ２との間に抵抗Ｒおよび容′
ｍＣからなる積分回路（遅延回路）ＤＬが挿入されてい
る。このノイズフィルタＮＦの動作波形は第９図に示す
ようになり、ＳＣ入力が一時的に０Ｈ°から”Ｌ”に落
込むような出力ノイズが発生した場合には、初段のイン
バータＩＶＩの出力ノードの電位が完全に立上がること
なく、ＳＣ′出力のノイズ発生が抑えられる。このＳＣ
′出力はＳＣ入力に比べて遅れるが、前述シリアルデー
タアクセスタイムに影響を与えることはない。
第１０図のノイズフィルタＮＦは、ＳＣ入力が一方の入
力となる二入力オアゲートＯＲと、ＳＣ入力を所定時間
遅延させて二人カオアゲートＯＲの他方の入力とする遅
延回路ＤＬとからなる。このノイズフィルタＮＦの動作
波形は第１１図に示すようになり、ＳＣ入力が一時的に
“Ｈ”から“Ｌ′に落込むような出力ノイズが発生した
場合でも、この出力ノイズのパルス幅よりも遅延回路Ｄ
Ｌの遅延時間が長く設定されていれば、ＳＣ′出力のノ
イズ発生が抑えられる。
第１２図のノイズフィルタＮＦは、ＳＣ入力を反転させ
るインバータＩＶと、このインバータＩＶの出力が一方
の入力となる二入力ナンドゲートＮＧと、ＳＣ入力を所
定時間遅延させて二入力ナンドゲートＮＧの他方の入力
とする遅延回路ＤＬと、この遅延回路ＤＬの出力端と接
地電位端との間に接続されてゲートにＳＣ入力が与えら
れるＮ型ＭＯ８）ランジスタＴＮとからなる。このノイ
ズフィルタＮＦの動作波形は第１３図に示すようになり
、ＳＣ入力が一時的に“Ｈ”から“Ｌ“に落込むような
出力ノイズが発生した場合でも、この出力ノイズのパル
ス幅よりも遅延回路ＤＬの遅延時間が長く設定されてい
れば、遅延回路ＤＬの出力端でのノイズ発生が抑えられ
、従って、ＳＣ′出力のノイズ発生が抑えられる。
さらに、上記第２番目の半導体メモリにおいても、入力
ラッチ回路ＩＬＴおよび１ビットシフトレジスタＳＲ１
〜ＳＲ４のＳＣクロック入力供給路にそれぞれノイズフ
ィルタＮＦを挿入し、最終段のセレクタＹ４の選択出力
がデータ入力端に与えられる出力データラッチ回路ＯＬ
ＴのＳＣクロック入力供給路にはノイズフィルタを挿入
しないように構成すれば、前記実施例と同様に、シリア
ルデータアクセスタイムには影響を与えることはなく、
出力ノイズによるＳＣクロック入力の電位変動を抑える
ことができるので、シリアル出力ポートの誤動作を防止
することができる。
［発明の効果］ 上述したように本発明の第１番目の半導体メモリによれ
ば、シリアル出力部をメモリセル部に近接して配置する
場合でも、制御クロック入力からシリアル出力データま
での間に生じる配線遅延がシリアルアクセスタイムに直
接に影響することがなく、高速なシリアルアクセスが可
能になり、十分な動作マージンを持った画像用メモリを
実現できる。また、回路構成上、チップサイズが増加す
ることもない。
また、本発明の第２番目の半導体メモリによれば、シリ
アル入出力部をメモリセル部に近接して配置する場合で
も、メモリセル部まわりのレイアウトが容易になると共
にチップサイズの増加、外部信号ピンの増加を抑制でき
るので、画像用メモリの大容量化、シリアルポートの高
速化、多ポート化、多ビット化に対応することができる
。また、入力として外部アドレスをシリアルに入力する
ことが可能であり、外部アドレスビンを不要にすること
ができ、パッケージの縮小化、実装密度の大幅な向上が
可能になる。
また、本発明の第３番目の半導体メモリによれば、シリ
アルデータアクセスタイムに影響を与えることはなく、
出力ノイズによるシリアル出力ポートの誤動作を防止す
ることができる。
【図面の簡単な説明】
第１図は本発明の第１番目の半導体メモリの一実施例の
一部を示す構成説明図、第２図は第１図の回路の動作を
示すタイミング波形図、第３図は本発明の第２番目の半
導体メモリの一実施例の一部を示す構成説明図、第４図
は第３図の回路の動作を示すタイミング波形図、第５図
は第３図の半導体メモリの変形例の一部を示す構成説明
図、第６図は本発明の第５番目の半導体メモリの一実施
例の一部を示す構成説明図、第７図は第６図の回路の動
作を示すタイミング波形図、第８図および第１０図およ
び第１２図は第６図中のノイズフィルタの相異なる具体
例を示す回路図、第９図および第１１図および第１３図
は各対応して第８図および第１０図および第１２図の回
路の動作を示すタイミング波形図、第１４図は従来の半
導体メモリを示す構成説明図、第１５図は第１４図の半
導体メモリのシリアル入力部を取出して示す構成説明図
、第１６図は第１５図のシリアル入力部の動作を示すタ
イミング波形図、第１７図は第１４図の半導体メモリの
シリアル出力部を取出して示す構成説明図、第１８図は
第１７図のシリアル出力部の動作を示すタイミング波形
図、第１９図は第１７図のシリアル出力部とクロック入
力バッファおよびデータ出力バッファとの接続を示す回
路図、第２０図は第１９図の回路の動作を示すタイミン
グ波形図、第２１図は第１７図の回路の誤った動作を示
すタイミング波形図、第２２図は第１７図の回路にノイ
ズフィルタを挿入した構成説明図、第２３図は第２２図
の回路の動作を示すタイミング波形図である。 Ｙ１〜Ｙ４・・・セレクタ、ＳＲ１〜ＳＲ４・・・１ビ
ットシフトレジスタ回路、ＯＬＴ・・・出力データラッ
チ回路、Ｒ，Ｌ　１〜ＲＬ４・・・読出しデータラッチ
回路、ＷＬ１〜ＷＬ４・・・書込みデータラッチ回路、
ＡＬＩ〜ＡＬ４・・・アドレスデータラッチ回路、ＮＦ
・・・ノイズフィルタ。 出願人代理人　弁理士　鈴江武彦 ｊＩｓ図 第９図 第１１図 第１２　　囚 第１３図 第１５図 ３７部　　ｉ　蘭ｙ艶 第１９　　図 第２０図 トー　　〇　　−Ｎ　　０　　フ　　Ｕ）」の０５Ｃ１
００ご ａ：Ｏ

Claims (5)

    【特許請求の範囲】
  1. （１）シリアルアクセス可能な出力ポートを持つ半導体
    メモリにおいて、 複数のデータ入力端Ａ、Ｂ、・・・を有し、前記複数の
    データ入力端のうち１つを選択制御信号の状態に応じて
    選択するｎ個のセレクタと、 複数のクロック信号入力端子と、１つのデータ信号入力
    端子を持ち、前記ｎ個のセレクタと交互に設けられ、そ
    れぞれのデータ入力端に各対応して前段のセレクタの選
    択出力が入力し、それぞれの出力が各対応して後段のセ
    レクタのデータ入力端Ａに入力し、クロック入力が第１
    の状態のときには、前記クロック入力の１サイクル前に
    前記データ入力端から取込んだデータを保持して出力す
    ると共に前記データ入力端のデータ入力を取込み前記ク
    ロック入力が第２の状態のときには、クロック入力が前
    記第１の状態のときに取込んだデータを出力すると共に
    前記データ入力端のデータ入力を無効とする（ｎ−１）
    個の１ビットシフトレジスタと、 前記ｎ個のセレクタの最終段のセレクタの選択出力がデ
    ータ入力端に与えられ、前記クロック入力が第１の状態
    のときには、前記データ入力端に与えられているデータ
    を出力し、前記クロック入力が第２の状態のときには、
    前記出力データを保持すると共に前記データ入力端のデ
    ータ入力を無効とする出力データラッチ回路と を具備することを特徴とする半導体メモリ。
  2. （２）複数の読出し制御信号入力端子と、１つのデータ
    入力端子を持ち、前記ｎ個のセレクタに対応して設けら
    れ、それぞれのデータ入力端には並列データの各ビット
    が各対応して入力し、それぞれの出力が各対応して前記
    ｎ個のセレクタのデータ入力端Ｂに入力し、読出し制御
    信号入力が第１の状態のときは、前記データ入力端に与
    えられているデータを出力し、前記読出し制御信号入力
    が第２の状態のときには、前記出力データを保持すると
    ともに、前記データ入力端のデータ入力を無効とするｎ
    個の読出しデータラッチ回路を具備することを特徴とす
    る請求項１記載の半導体メモリ。
  3. （３）シリアルアクセス可能な入出力ポートを持つ半導
    体メモリにおいて、 複数のデータ入力端Ａ、Ｂ、・・・を有し、前記複数の
    データ入力端のうち１つを選択制御信号の状態に応じて
    選択するｎ個のセレクタと、 複数のクロック信号入力端子と、１つのデータ信号入力
    端子を持ち、前記ｎ個のセレクタと交互に設けられ、初
    段のデータ入力端には書込みデータがシリアルに入力し
    、次段以降のそれぞれのデータ入力端には各対応して前
    段のセレクタの選択出力が入力し、各段のそれぞれの出
    力が各対応して後段のセレクタのデータ入力端Ａに入力
    し、クロック入力が第１の状態のときには、前記クロッ
    ク入力の１サイクル前に前記データ入力端から取込んだ
    データを保持して出力すると共に前記データ入力端のデ
    ータ入力を取込み、前記クロック入力が第２の状態のと
    きには、クロック入力が前記第１の状態のときに取込ん
    だデータを出力すると共に前記データ入力端のデータ入
    力を無効とするｎ個の１ビットシフトレジスタと、 複数のクロック信号入力端子と、１つのデータ信号入力
    端子を持ち、前記ｎ個のセレクタの最終段のセレクタの
    選択出力がデータ入力端に与えられ、前記クロック入力
    が第１の状態のときには、前記データ入力端に与えられ
    ているデータを出力し、前記クロック入力が第２の状態
    のときには、前記出力データを保持すると共に前記デー
    タ入力端のデータ入力を無効とする出力データラッチ回
    路と、 複数の読出し制御信号入力端子と、１つのデータ信号入
    力端子を持ち、前記ｎ個のセレクタに対応して設けられ
    、それぞれのデータ入力端には並列データの各ビットが
    各対応して入力し、それぞれの出力が各対応して前記ｎ
    個のセレクタのデータ入力端Ｂに入力し、読出し制御信
    号入力が第１の状態のときには、前記データ入力端に与
    えられているデータを出力し、前記読出し制御信号入力
    が第２の状態のときには、前記出力データを保持すると
    共に前記データ入力端のデータ入力を無効とするｎ個の
    読出しデータラッチ回路と、 複数の書込み制御信号入力端子と、１つのデータ信号入
    力端子を持ち、前記ｎ個の１ビットシフトレジスタに対
    応して設けられ、それぞれのデータ入力端には各対応し
    て前記ｎ個の１ビットシフトレジスタの出力が入力し、
    書込み制御信号入力が第１の状態のときには、前記デー
    タ入力端に与えられているデータを出力し、前記書込み
    制御信号入力が第２の状態のときには、前記出力データ
    を保持すると共に前記データ入力端のデータ入力を無効
    とするｎ個の書込みデータラッチ回路とを具備すること
    を特徴とする半導体メモリ。
  4. （４）前記ｎ個の書込みデータラッチ回路の出力が入力
    されるアドレスデコーダ回路を具備することを特徴とす
    る請求項３記載の半導体メモリ。
  5. （５）前記各１ビットシフトレジスタのクロック入力供
    給路にはノイズフィルタが挿入され、前記出力データラ
    ッチ回路のクロック入力供給路にはノイズフィルタが挿
    入されていないことを特徴とする請求項１ないし４記載
    の半導体メモリ。
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