JPH0277694U - - Google Patents

Description

【図面の簡単な説明】

第１図は本考案の一実施例の回路構成を示す図
である。 ７ａ，７ｂ〜７ｅ……スタート時間記憶回路、
９ａ，９ｂ〜９ｅ……ストツプ時間記憶回路、１
０ａ，１０ｂ〜１０ｅ……減算回路、１５……Ｒ
Ｓフリツプフロツプ、１７……発振回路、１８…
…分周回路、１９……計数回路、２２……表示切
換回路、２３……表示部、Ｓａ，Ｓｂ〜Ｓｅ……
スタート・ストツプスイツチ、ＳＷ_１……表示切
換スイツチ、ＳＷ_２……クリアスイツチ。

Claims (1)

1. 【実用新案登録請求の範囲】 夫々計測開始、停止を指示する複数のスイツチ
   手段と、 複数のスイツチ手段に対応して複数の記憶部を
   有する第１、第２の記憶手段と、 計時手段と、 この計時手段の計時動作を開始させる手段と、 前記計時手段が計時中に前記複数のスイツチ手
   段により計測開始が指示された際に、そのスイツ
   チ手段に対応する第１の記憶手段の記憶部に前記
   計時手段の時間を記憶させる第１の記憶制御手段
   と、 前記計時手段の計時中に前記複数のスイツチ手
   段により計測停止が指示された際に、そのスイツ
   チ手段に対応する第２の記憶手段の記憶部に前記
   計時手段の時間を記憶させる第２の記憶制御手段
   と、 前記第１、第２の記憶手段に記憶された時間か
   ら夫々のスイツチ手段の計測開始から停止までの
   時間を求める時間算出手段と、 この時間算出手段で得られた時間を表示する表
   示手段とを備えることを特徴とするマルチストツ
   プウオツチ。