JPH0278087A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術　　　　　　　　（第１２〜１９図）発明が
解決しようとする課題 課題を解決するための手段 作用 実施例 本発明の第１実施例　　　（第１〜５図）本発明の第２
実施例　　　（第６〜１１、発明の名称 〔概要〕 半導体記憶装置に関し、 高速ＦＩＦＯメそりにおいても拡張構成時のデイジー・
チェーン間の動作の引き継ぎを確実に行うことができ、
システムの確実な動作を保証することができる半導体記
憶装置を提供することを目的とし、 複数のビット線およびワード線に沿って配列された複数
のメモリセルからなるメモリマトリクスを有し、書込ポ
ートからのデータを書込クロックに従ってシーケンシャ
ルに該メモリマトリクスに書き込み記憶するとともに、
該メモリマトリクスに記憶されたデータを読出クロック
に従って読出ポートからシーケンシャルに読み出す半導
体記憶装置であって、該半導体記憶装置の記憶容量拡張
のために拡張制御出力端子を有し、該半導体記憶装置の
リセットにより該出力端子に第一のレベルを出力すると
ともにこれを保持し、該半導体記憶装置の最終番地への
書き込み時に該出力端子の保持レベルを第二のレベルに
変化せしめるとともにこれを保持し、該半導体記憶装置
の最終番地からの読み出し時に該出力端子の保持レベル
を第一のレベルに変化せしめるとともにこれを保持する
ように構成する。

〔産業上の利用分野〕

本発明は半導体記憶装置に関し、詳細にはメモリセルの
アクセスがシーケンシャルに行われるＦＩ　Ｆ　Ｏ（Ｆ
ｉｒｓｔ−Ｉｎ　Ｆｉｒｓｔ−Ｏｕｔ）等の半導体記憶
装置に関する。

−Ｓに、ある装置からのデータを他の装置が処理する場
合には、各々の装置のデータ処理速度が異なるため、そ
の間に介在してデータの受は渡しを仲介するレート・バ
ッファが必要となる。例えば、ＣＰＵの処理データをプ
リンタに出力するような場合、ＣＰＵからの処理データ
の転送速度はプリンタの印字速度よりも速いため、−旦
ＣＰＵからの転送データを貯え、プリンタの処理速度に
あわせてそのデータをプリンタに送出するバッファが必
要となり、このような用途には通常ＰＩＦ０　（Ｆｉｒ
ｓｔ−Ｉｎ　Ｆｉｒｓｔ−Ｏｕｔ）メモリが用いられる
。

ここで、一つのＦＩＦＯメモリ・チップの容量は、チッ
プ面積等からの制約により、各時代によって上限があり
、例えば現在では数にバイトである。したがって、これ
以上のメモリ容量を必要とする場合には、複数のＦＩＦ
○メモリを配置し、容量の拡張を行う必要がある。

本発明は、ＦＩＦＯ等のシーケンシャル・メモリの容量
拡張時の動作を確実に行わせるためのものである。

〔従来の技術〕

以下の説明においては、シーケンシャル・メモリとして
最も一般的なＦＩＦＯを例にとって説明する。ＦＩＦＯ
型記憶装置としては、例えば、第１２図に示すようなも
のがある。第１２図において、ｌはＦＩＦＯメモリであ
り、ＦＩＦＯメモリ１はメモリセル２、書込回路３、書
込ポインタ４、読出回路５、読出ポインタ６により構成
される。書込ポインタ４には書込クロックＷが入力され
ており、メモリセル２のどの番地に書き込みを行うかの
情報即ち書込アドレスを、Ｗに従ってシーケンシャルに
発生する。書込回路３は、書込ポインタ４によって指示
されたアドレスに対してＤｉｎに与えられた入力データ
を書き込む。一方、読出ポインタ６には読出クロックＲ
が入力されており、メモリセル２のどの番地から読み出
しを行うかの情報即ち読出アドレスを、Ｒに従ってシー
ケンシャルに発生する。読出回路５は、読出ポインタ６
によって指示されたアドレスに対して読出動作を行い、
その読出データをＤｏｕｔに出力する。なお、書込ポイ
ンタ４および読出ポインタ６にはリセット信号Ｒ３Ｔが
入力され、両ポインタを初期設定（０番地に設定）出来
るようになっている。

ＦＩＦＯメそりセル このようなＦＩＦＯメモリにおいては、書き込みと読み
出しが各々独立にかつ非同期に行われることからメモリ
セル２には通常、デュアル・ポート型セルが用いられる
。

デュアル・ポート型メモリセルは、第１３図に示すよう
な構成を有しており、データを記憶するフリップフロッ
プ１１は、書込用トランスファＴｒ１２．１３を介して
書込ビットＶＡＢ　Ｌｗ　、Ｂ　Ｌｗに各々接続される
。書込用トランスファＴｒ１２．１３のゲートは、書込
ワードｖＡｗｔ、ｉ、に接続されており、ＷＬ、が書込
ポインタ４によって選択されると、その時の書込ビット
線Ｂ　Ｌｗ　、’Ｂ　Ｌｗに与えられた情報がフリップ
・フロップ１１に書き込まれる。′フリップ・フロップ
１１はまた読出用トランスファＴｒ１４．１５を介して
読出側ビットｖＡＢＬ、、ＢＬＲに各々接続される。読
出トランスファＴｒ１４．１５のゲートは、読出ワード
線ＷＬＲに接続されており、ＷＬＲが読出ポインタ６に
よって選択されると、フリップ・フロップ１１の内容が
読出ビット線ＢＬ、、ＢＬＩに読み出される。

このようなデュアル・ポート型セルは、ワード線および
ビット線を書込側と読出側に各々有しているため、書き
込みと読み出しが同一行に対して行われる可能性のある
ＦＩＦＯメモリ用のメモリセルとして一般的に用いられ
ている。

なお、フリップ・フロップ１１は、一般には二つのたす
きかけ接続されたＴｒ１６．１７および高抵抗負荷１８
．１９により構成される。

ＦＩＦＯメモリのφ　例 第１４図にＦＩＦＯメモリの動作例を示す。電源印加後
、ＦＩＦＯメモリの内容を初期設定するためにリセット
Ｇ璽曹ゴ信号が与えられると、書込ポインタＷＰおよび
読出ポインタＲＰがクリアされ、両ポインタはメモリの
０蕃地を指示する。

こ−の後Ｗクロックが“Ｌ”になると０番地に書き込み
が行われる。さらにＷクロックの立ち上がりで、書込ポ
インタはインクリメントされて１番地を示し、次の書込
に備える。読出側についても動作は同様であり、百クロ
ックが“Ｌ”になるとＯ番地からデータの読出が行われ
、Ｒクロックの立ち上がりで読出ポインタＲＰはインク
リメントされて１番地を示し、次の読出に備える。以下
、同様にＷおよび正が与えられて、書き込みおよび読み
出し動作が順次行われる。書き込みが最終番地であるｎ
番地に対して行われた後のＷクロックの立ち上がりでは
、書込ポインタは再び０番地に戻り、次のＷりｐツクで
書込が行われる番地は０番地となる。読み出しについて
も同様である。これはＦＩＦＯメそりを１チツプのみ使
用する場合である。

ＦＩＦＯメモリの０　ム ＦＩＦＯメそりに必要とされる容量が、１チツプでは足
りない場合は、通常のＲＡＭの容量拡張と同様にＦＩＦ
Ｏチップを複数使用して容量拡張が行われる。２チツプ
を使った拡張例を第１５図に示す。ＦＩＦＯメモリの拡
張においては、拡張を制御する拡張入力端子ＸＩおよび
拡張出力端子ＸＯが使われ、第１５図に示されるように
２つのＦＩＦＯチップ＃ｌと＃２のＸＩ端子およびＸＯ
端子をデイジー・チェーン接続する方式が用いられる。

リセット信号Ｒ３Ｔ、書込クロックＷ、読出クロックＲ
は、両チップに共通に与えられる。すなわち、１段目の
＃１のＸＯ端子を２段目の＃２のＸ■端子につなぎ、＃
２のＸＯを＃１のＸ■につなぐとともに、クロック系の
信号は＃ｌ、＃２両方に共通して入力し、最初にイネー
ブルにするチップを決めるために、リセットした直後に
アクティブにするチップのファースト・ロードＦＬ端子
をグランドにする（他のチップのＦＬは“Ｈ”レベルに
する）。本例では＃１のＴτをグランドにしているから
このデイバイスがリセット信号にアクティブとなる。

このような拡張時の書込動作を第１６図に示す。

リセットにより、まず＃１側のＦＩＦＯメモリ・チップ
が活性化され、Ｗクロックが与えられると、＃１側の書
込ポインタがインクリメントされていき、ｎ番地への書
込後は書込ポインタは０番地に戻り、ここまでは第１３
図に示した単一チップの場合と同じである。しかし、拡
張接続時には、ここでＦＩＦＯメモリ＃１のＸＯ端子に
書込キャリー信号が出力され、これを〆■端子に受けた
ＦＩＦＯメモリ＃２に書込動作を引き継ぎ、この後のＦ
ＩＦＯメモリ＃１に対する書込は禁止される。引き続き
（ｎ＋１）番地への書込クロックが入力されると、ＦＩ
ＦＯメモリ＃２のθ番地に書込が行われ、以下順次ＦＩ
ＦＯメモリ＃２側で書込が進行していく。そして（２ｎ
＋１）番地への書込により、ＦＩＦＯメモリ＃２のｎ番
地に書込が行われた後は、ＦＩＦＯメモリ＃２の書込ポ
インタは０に戻ると同時に、＃２のＸＯ端子に書込キャ
リー信号が出力され、これをＸＩ端子に受けたＦＩＦＯ
メモリ＃１に書込動作を引き継ぎ、ＦＩＦＯメモリ＃２
に対する書込は禁止される。

読出動作についても同様であり、リセット直後は、ＦＩ
ＦＯメモリ＃ｌ側で読出が行われ、ＦＩＦＯメモリ＃２
側の読出は禁止されている。ＦＩＦＯメモリ＃１側の読
出が進行して、ｎ番地からの読出が行われると、ＦＩＦ
Ｏメモリ＃１側のＸＯ端子に読出キャリー信号が出力さ
れ、これをＸＩ端子に受けたＦＩＦＯメモリ＃２に読出
動作を引き継ぎ、ＦＩＦＯメモリ＃１からの読出は禁止
される。（ｎ＋１）番地への読出クロック以降は、ＦＩ
Ｆ○メモリ＃２がこれを受け、（２ｎ＋１）番地への読
出クロックが入力されると、ＦＩＦＯメモリ＃２の読出
ポインタはＯに戻ると同時にＸ○端子に読出キャリー信
号が出力され、これをＸ１端子に受けたＦＩＦＯメモリ
＃ｌに読出動作を引き継ぎ、ＦＩＦＯメモリ＃２からの
読出は禁止される。

このように拡張接続時には、ＸＯ〜ＸＩのデイジー・チ
ェーン接続に従って書込および読出動作がサイクリック
に引き継がれていく。

なお、デイジー・チェーンを構成する複数のチップのう
ち、どれを最初に活性化するかは、前述したようにファ
ースト・ロード端子（ＦＬ）に与えられる人力レベルで
制御する。例えば第１５図では、ＦＩＦＯメモリ＃１の
ＦＬが″Ｌ″レベル、Ｆ■Ｆ○メモリ＃２のＰＬが“Ｈ
”レベルに設定されているから、ＦＬに“Ｌ″が入力さ
れているチップ＃１がデイジー・チェーンの中で最初に
活性化されるチップとなる。

従来のＦＩＦＯメそりにおけるＸＯ出力信号の動作を第
１７図に示す。ここに見られるように書込ポインタＷＰ
がｎの時のＷクロックに対応してＸＯに書込キャリー信
号が出力され、また読出ポインタＲＰがｎの時のＲクロ
ックに対応してＸＯに読出キャリー信号が出力される。

このようなＸＯ倍信号、例えば第１８図に示す拡張出力
形成回路２０で形成することができる。同図において、
拡張出力形成回路２０は書込ポインタＷＰ０〜ＷＰｔ（
ｔ：最上位アドレス）がｎ番地を指していることを検出
する検出器２１、読出ポインタＲＰＧ　−ＲＰｉ　　（
＝　：最上位アドレス）がｎ番地を指していることを検
出する検出器２２、ＮＯＲゲート２３〜２５、インバー
タ２６およびＸＯ倍信号出力する出力トランジスタ２７
．２８により構成される。

この回路の動作を簡単に説明すると、まず書込ポインタ
がｎ番地（すなわち、メモリの最終番地）を指す時、検
出器２１の人力ｗｐ、、ｗｐ、・・・は全て“Ｈ”とな
り、したがって、検出器２１の出力はＬ″となる。ここ
でＷクロックが“Ｌ”となると、ＮＯＲゲート２３の出
力（書込キャリー信号：ＷＣＲ）が“Ｈ”となり、した
がって、Ｎ。

Ｒゲート２５の出力が“Ｌ”、インバータ２６の出力が
”　Ｈ”となり、その結果ＸＯ端子にｕ　ＬＩＩが出力
される。読出キャリーについても全く同様の動作であり
、読出ポインタがｎ番地（すなわち、最終番地）を指す
時にＲクロックが“Ｌ”となると、ＮＯＲゲート２４の
出力（読出キャリー信号：ＲＣＲ）が“Ｈ”となり、Ｘ
Ｏ端子に′Ｌ”が出力される。

〔発明が解決しようとする課題〕

しかしながら、このような従来技術による方法は、ポイ
ンタが最終番地となった時にクロックのパルスをそのま
まＸＯ端子に出力するという構成であったため、ＸＯ比
出力比較的容易な回路で形成できるという利点を有する
ものの、以下に述べるような問題点があった。

すなわち、従来のようなＦＩＦＯメモリの動作速度がサ
イクル・タイム１００ｎｓ程度の領域であるうちはＸＯ
端子に出力されるパルスにも充分な幅がとれて問題はな
い。ところがＦＩＦＯメモリの動作速度が改着され、故
＋ｎｓ程度のサイクル・タイムが得られるようになると
、Ｘ○出力パルスもそれに伴って狭いパルス波形となり
、確実な動作が困難となってくる。例えば、第１９図に
示すように、ｎ番地へのｇ造画後にｎ番地を読み出すよ
うな場合には、書込キャリーＷＣＲおよび読出キャリー
ＲＣＲの二つのパルスが完全に分離できずにつながって
しまい、あたかも♂込キャリーＷＣＲのみが出力された
ように見えることも起こり得る。

特に、Ｘ○端子は素子の出力となっているので、次段の
ＸＩ端子の負荷容量とかプリント板の外付けの浮遊容量
とかが影響して波形がなまり易く、上記不具合を助長し
てしまう。

以上のように従来のＸ○出力構成法では、ＦＩＦ○メモ
リの動作速度が改善されてくると、確実な動作を困難な
ものとし、誤動作を生ずる可能性が大きい。

そこで本発明は、上記のような高速ＦＩＦＯメそりにお
いても拡張構成時のデイジー・チェーン間の動作の引き
継ぎを確実に行うことができ、システムの確実な動作を
保証することができる半導体記憶装置を提供することを
目的としている。

〔課題を解決するための手段〕

本発明による半導体記憶装置は上記目的達成のため、複
数のビット線およびワード線に沿って配列された複数の
メモリセルからなるメモリマトリクスを有し、書込ポー
トからのデータをＺ込りロックに従ってシーケンシャル
にｊ亥メモリマトリクスに書き込み記憶するとともに、
該メモリマトリクスに記憶されたデータを読出クロック
に従って読出ポートからシーケンシャルに読み出す半導
体記憶装置であって、該半導体記憶装置の記憶容量拡張
のために拡張制御出力端子を有し、該半導体記憶装置の
りセントにより該出力端子に第一のレベルを出力すると
ともにこれを保持し、該半導体記憶装置の最終番地への
書き込み時に該出力端子の保持レベルを第二のレベルに
変化せしめるとともにこれを保持し、該半導体記憶装置
の最終番地からの読み出し時に該出力端子の保持レベル
を第一のレベルに変化せしめるとともにこれを保持する
ことを特徴とする半導体記憶装置を備えている。

〔作用］ 本発明では、ＦＩＦＯメモリのりセントにより拡張出力
端子ＸＯを第一レベル（例えば“Ｈ”レベル）とし、書
込クロックが印加されて；込が進行し、ｎ（最終）番地
への書込が行われるまでこの第一レベルが保持される。

ｎ番地への書込が行われると、ＸＯ出力レベルは該第−
レベルから第ニレベル（例えば“Ｌ”レベル）に変化す
るが、従来例とは異なりパルス出力ではなくｎ番地から
の読み出しが行われるまでこの第ニレベルは保持される
。読出クロックが印加されて読み出しが進行し、ｎ番地
からの読出が行われるとＸ○出力レベルは該第ニレベル
から再び第一レベルに変化し保持される。

したがって、ＸＯ端子に出力される信号は、従来例のよ
うに書込および読出クロック・パルスに対応したパルス
波形ではなく、ｎ番地書込からｎ番地読出までの期間に
わたって継続して出力されることになり、ＦＩＦＯメそ
りの高速動作にあたっても確実な動作が保証されること
になる。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第１〜５図は本発明に係る半導体記憶装置の第１実施例
を示す図である。まず、構成を説明する。

第１図において、３０は拡張出力形成回路であり、拡張
出力形成回路３０は書込ポインタがｎ番地を指している
ことを検出する検出器３１．読出ポインタがｎ番地を指
していることを検出する検出器３２、ＮＯＲゲート３３
〜３５、インバータ３６．３７、ＸＯ倍信号出力する出
力トランジスタ３８．３９およびフリップ・フロップ４
０により構成される。なお、フリップ・フロップ回路４
１はいわゆるデイレイド・フリップ・フロップ（以下、
ＤＦＦと称する）と呼ばれるものであり、その詳細な回
路例を第２図に、その動作波形を第３図に各々示す。第
２図において、デイレイド・フリップ・フロップ（Ｄ　
Ｆ　Ｆ）４１はマスクフリップフロップとしてＮＡＮＤ
ゲート５１〜５４と、スレイブフリップフロップとして
ＮＡＮＤゲート５５．５６とからなり、第３図に示され
るように、ＤＦＦ４１はクロック人力φの立ち上がり時
点における入力データＤの内容を取り込み、出力ＱにＤ
の内容を、出力ＱにＤの相補信号を各々出力するととも
にその状態を保持し、クロックφの立ち上がり以外では
入力データＤが変動してもその変動の影響を出力に及ぼ
さないようにしたものである。

次に、作用を説明する。

第１図に示した拡張出力形成回路３０の動作を第４図に
示す動作波形と対比させながら以下に説明する。

まず、ＦＩＦＯメモリの初期設定のためにリセット信号
Ｒ３Ｔが印加されると、ＤＦＦ４１がクリアされ、Ｑに
“Ｌ”、Ｑに”　Ｈ”が各々出力されて保持される。こ
の結果ＸＯ端子には“Ｈ”が出力される。この後書込ク
ロックＷが印加され、書き込みが進行して書込ポインタ
が最終番地ｎを指す時、検出器３１の入力ｗ　ｐ　０．
　ｗ　ｐ　、・・・は全て“ｌ］゛となり、したがって
検出器３１の出力は“Ｌ″となる。ここで書込クロック
Ｗが“Ｌ”となると、ＮＯＲゲート３３の出力（書込キ
ャリー信号：ＷＣＲ）が“Ｈ”となり、したがってＮＯ
Ｒゲート３５の出力が“Ｌ”、インバータ３６の出力が
“Ｈ”となり、Ｄ　Ｆ　Ｆ４１のクロック人力φが立ち
上がる。

このクロックφの立ち上がりによりＤＦＦはそれまでの
Ｑ−“Ｌ″、Ｑ＝“Ｈ”からＱ−“Ｈ”、Ｑ＝“Ｌ”の
状態に反転し、その結果ＸＯ端子出力も“Ｈ”から“Ｌ
”に反転する。

一方、読出クロックＲが印加され、読み出しが進行して
読出ポインタが最終番地を指す時、読出クロック百が“
Ｌ”となると、同様の動作によりＮＯＲゲート３４の出
力（読出キャリー信号：ＲＣＲ）が“Ｈ”となり、ＤＦ
Ｆ４１のクロック人力φが立ち上がる。このクロックφ
の立ち上がりにより、ＤＦＦ４１はそれまでのＱ−Ｈ”
、Ｑ−“し”からＱ＝“Ｌ″、Ｑ＝“Ｈ”に反転し、そ
の結果ＸＯ端子出力も“Ｌ”から“Ｈ”に反転する。

このように、本実施例によれば書込キャリー信号ＷＣＲ
の発生から読出キャリー信号ＲＣＨの発生までの期間、
拡張制御出力ＸＯに“Ｌ”出力が生じているため、従来
例にみられたような高速動作時の誤動作の可能性が減少
する。また、従来例においては、ＸＯ比出力“Ｌ”であ
っても、そのＬ”出力が書込キャリーによるのか、読出
キャリーによるのかの識別がつかず、識別のためにはり
セント後のＸＯ出力パルスの数をカウントしている必要
があるが、本実施例においてはＸＯ比出力“Ｌ”である
ことを検知すれば、書込キャリーは既に発生しているが
読出キャリーは未発生であるというようなＦＩＦＯメモ
リの動作の引き継ぎ状況を外部から知ることができ、し
たがってＦＩＦＯメモリのシステムの状況把握も容易と
なり、メンテナンスがし易（なるという利点をも有する
。

以上に述べたように、本実施例によればＦＩＦＯメモリ
のような順次書込読出型半導体記憶装置における拡張制
御端子ＸＯの出力に安定な信号を得ることができ、この
半導体記憶装置を使用したシステムの確実な動作が保証
される。また、該ＸＯレベルを知ることで半導体記憶装
置の動作状態を知ることができ、したがって、シテスム
のメンテナンスも容易となる。

以上述べた第１実施例においては、ｎ番地への書込クロ
ックとｎ番地からの読出クロックが接近した場合、すな
わち、ｎ番地への書込直後にｎ番地から読み出しを実行
した場合には、従来例として第１８図で見たのと類催し
た現象が起こり得る。

すなわち、第５図に示すように、書込キャリー信号ＷＣ
Ｒ，！：読出キャリー信号ＲＣＲの合成信号ψにおいて
、ＷＣＲによるパルスとＲＣＲによるパルスによって挟
まれたφ＝“Ｌ″の期間が非常に短くなり、極端な場合
二つのパルスが連続してみえてしまう現象である。但し
、本発明においては、該合成信号φはＤＦＦのクロック
入力という比較的軽い容量を駆動すればよいため、波形
の立ち上がりおよび立ち下がりが忠峻となり、二つのパ
ルスの分離が容易で′あるのに対して、従来例では外部
出力端子ＸＯを経由してプリント板の配線容量まで負荷
容量としてみえるため、大きな負荷容量を駆動する必要
があり、波形の立ち上がりおよび立ち下がりが鈍って二
つのパルスの分離が困難となる。これらのことを考慮す
ると、本発明を適用した拡張制御出力形成回路３０の方
が良好な波形分離が行えるのは明白であるが、さらにこ
れを改良するためには、第６図に示した本発明の第２実
施例を用いてもよい。

第６〜１１図は本発明に係る半導体記憶装置の第２実施
例を示す図であり、第１図と同一構成部分には同一番号
を付して説明を省略する。第６図において、６０は拡張
出力形成回路であり、第１図に示した第１実施例におけ
るＮＯＲゲート３３および３４の一方の入力ＷおよびＲ
を各々Ｗ＊およびＲ＊に換えたもので、池は同一である
。Ｗ＊およびＲ＊は、第７図に示した回路例により得ら
れる信号であり、各々書込クロックＷおよび読出クロ、
りＲの立ち下がりを検出して得られるワン・シヨ・７ト
・パルスである。第７図において、６１はインバータ、
６２は遅延インバータ、６３はＮＡＮＤゲートである。

第７図の回路の動作例は、第８図に示した通りであり、
入力の立ち下がり時に遅延インバータ６２の遅延に対応
したワン・ショット・パルスが出力に発生される。なお
遅延インバータ６２は、奇数段のインバータの継続接続
でもよいし、第９図に示すようなシュミット・トリガ回
路を用いれば小さな占有面積で必要な遅延を得ることが
できる。第９図において、７０はシュミット・トリガ回
路であり、シュミット・トリガ回路７０はＰチャネル・
トランジスタ７１．７２、Ｎチャネル・トランジスタ７
３．７４、抵抗７５および容量７６．７７により構成さ
れ、入力信号ＩＮに対する図中■、■点の電圧は第１０
図のように示される。第６図に示した第２実施例の動作
タイミング図は第１１図に示される通りであり、ｎ番地
への書込クロックと、ｎ番地からの読出クロックが接近
したタイミングであっても、書込キャリー信号ＷＣＲお
よび読出キャリーＲＣＲを良好に分離した合成信号ψを
得ることができる。

〔効果〕

本発明によれば、高速ＦＩＦＯメそり拡張構成時のデイ
ジー・チェーン間の動作の引き継ぎを確実に行うことが
でき、システムの確実な動作を保証することができる。

【図面の簡単な説明】

第１〜５図は本発明に係る半導体記憶装置の第１実施例
を示す図であり、 第１図はその回路図、 第２図は第１図中のＤＦＦを実現するための回路図、 第３図はそのＩ）ＦＦの動作波形図、 第４図は第１図の回路の第一の動作波形図、第５図は第
１図の回路の第二の動作波形図、第６〜１１図は本発明
に係る半導体記憶装置の第２実施例を示す図であり、 第６図はその回路図、 第７図は第６図中Ｗ＊およびＲ＊倍信号構成するための
回路図、 第８図は第７図の回路の動作説明図、 第９図は第７図の遅延インバータの回路図、第１０図は
第９図の遅延インバータの波形図、第１１図は第６図の
回路の動作波形図、第１２〜１９図は従来の半導体記憶
装置を示す図であり、 第１２図はそのＦＩＦＯメモリの構成を示すブロック図
、 第１３図はそのＦＩＦＯメモリのメモリセルを示す回路
図、 第１４図はそのＦＩＦＯメモリの動作を示すタイミング
チャート、 第１５図はその複数のＦＩＦＯメモリ・チップによる拡
張構成図、 第１６図はその拡張構成時のＦＩＦＯメモリの書込動作
を示すタイミングチャート、 第１７図はその拡張制御出力ＸＯの動作タイミングチャ
ート、 第１８図はその拡張制御出力ＸＯ倍信号構成する回路図
、 第１９図はそのＸＯ出力の問題点を説明するためのタイ
ミングチャートである。 ｌ・・・・・・ＦＩＦＯメモリ、 ２・・・・・・メモリセル、 ３・・・・・・書込回路、 ４・・・・・・書込ポインタ、 ５・・・・・・読出回路、 ６・・・・・・読出ポインタ、 １１・・・−・・フリップ・フロップ １２．１３・・・・・・Ｉ速用）ランスファＴｒ。 １４．１５・・・・−・読出用トランスファＴｒ、１６
．１７−・−Ｔ　ｒ、 １８．１９・・・・・・高抵抗負荷、 ３０．６０・・・・・・拡張出力形成回路、３１．３２
・・−・・・検出器、 ３３〜３５・・・・・・ＮＯＲゲート、３６．３７・・
・・・・インバータ、 ３８．３９・・・・・・出力トランジスタ、４１・・・
・・・フリップ・フロップ、５１〜５６・・・・・・Ｎ
ＡＮＤゲート、６１・・・・・・インバータ、 ６２・−・・・・遅延インバータ、 ６３・・・・・・ＮＡＮＤゲート、 ７０・・・・・・シュミット・トリガ回路、７１．７２
・・・・・・Ｐチャネル・トランジスタ、７３．７４・
・・・・・Ｎチャネル・トランジスタ、７５・・・・・
・抵抗、 ７６．７７・・・・・・容量、 ＃１、＃２−・−・・・ＦＩＦＯメモリ、Ｂ　Ｌ、　、
　Ｂ　ｔ、ｗ−−・−・書込ビー１−線、ＢＬＲ，ＢＬ
Ｒ・・・・・・読出ビート線、ＷＬＷ　、ｗｔ、、−−
−−・−書込ワード線、ｗｔ、Ｒ，ＷＬＲ・・・・・−
読出ワード線、Ｗ、Ｖｌｌｌ・・・・・−書込クロ７ク
、Ｒ，Ｒ＊・・・・・・ＢｆＥ出クコクロック３Ｔ・・
・・・・リセット、 ＷＰ、ＷＰ、〜ｗｐ、・・・・・−言込ポイ、ンタ、Ｒ
Ｐ、ＲＰ、〜ＲＰ、・・・・・・読出ポインタ、ＷＣＲ
・・・・・・書込キャリー、 ＲＣＲ−−・・・・読出キャリー。 代　理　人　弁理士　　井　桁　　頁　　二５、百　］
−］！−−−−−−″− ゛−−−−一一一し」を二ｒ−１ユｆ Ｒｐ　　　１を≧Ｉ＝＝＝＝＝＝＝＝＝３コ＝＝＝：＝
＝＝＝＝＝＝二：：−”二＋ロ：ＣＯ：二二二二二＝二
二ｌ１＝＝［＝二ＲＣＲ−−−−−−−」−シ ｘｏ　　ヨー−−−７ 第１実施例の第一の動作波形図 第４図 第１実施例の第二の動作波形図 第５図 （ノ 第２実施例のＷ＊およびＲ＊信号を構成するための回路
図第７図 第２実施例の第７図の回路の動作説明図第８図 第２実施例の遅延インバータの回路図 第９図 第２実施例の遅延インバータの波形図 第１０図 Ｗｎ 第２実施例の動作波形図 第１１図 従来のＦＩＦＯメモリの構成を示すプロ・ｌり図第１２
図 第１３図 陀５Ｔ　　　　　　　　　−−− 従来のＦＩＦＯメモリの動作を示すタイミングチャート
第１４図 モリ 従来の複数のＦＩＦＯメモリ・チ・ノブによる拡張構成
図第１５図 Ｒ５Ｔ　　　　　　　　　　−−−−−−−−従来の拡
張構成時のＦＩＦＯメモリの書込動作を示すタイミング
チャート第１６図 Ｗｌと」］工ｆ−−−−−−−−−−−−−−−−ＷＰ
　　　　二二石：＝Ｃ石＝＝１＝９二二ニニー−…エニ
ニニ゛＝′Ｒ＝−−−ｆ−ｉしｍ＝「−１」ｌ−」−一
従来の拡張制御出力ＸＯの動作タイミングチャート第１
７図

Claims (1)

1. 【特許請求の範囲】 　複数のビット線およびワード線に沿って配列された複
   数のメモリセルからなるメモリマトリクスを有し、 書込ポートからのデータを書込クロックに従ってシーケ
   ンシャルに該メモリマトリクスに書き込み記憶するとと
   もに、 該メモリマトリクスに記憶されたデータを読出クロック
   に従って読出ポートからシーケンシャルに読み出す半導
   体記憶装置であって、 該半導体記憶装置の記憶容量拡張のために拡張制御出力
   端子を有し、 該半導体記憶装置のリセットにより該出力端子に第一の
   レベルを出力するとともにこれを保持し、該半導体記憶
   装置の最終番地への書き込み時に該出力端子の保持レベ
   ルを第二のレベルに変化せしめるとともにこれを保持し
   、 該半導体記憶装置の最終番地からの読み出し時に該出力
   端子の保持レベルを第一のレベルに変化せしめるととも
   にこれを保持する ことを特徴とする半導体記憶装置。