JPH0278247A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の概要〕 半導体装置の製造方法、特に微細幅の素子間分離構造を
形成する方法に関し、 平坦な表面形状を維持しつつ、強い応力場を発生させな
いような、深いトレンチ分離構造の製造方法を提供する
ことを目的とし、 半導体基板の一主面に溝を形成する工程と、液溝の側壁
に２種以上の材料から成る絶縁積層膜を形成する工程と
、前記溝の内部に第１の半導体材料を残置して液溝を埋
め込む工程と、前記半導体基板上に第２の半導体層を形
成する工程と、少なくとも前記溝上とその近傍の領域に
開口を有する熱酸化マスク層を形成する工程と、該熱酸
化マスク層に覆われていない部分を酸化する工程とを含
むことを特徴とする半導体装置の製造方法を含み構成す
る。

［産業上の利用分野］ 本発明は、半導体装置の製造方法、特に微細幅の素子間
分離構造を形成する方法に関する。

〔従来の技術］ 近年、半導体集積回路の規模は急速に増大しており、集
積度の向上が強く望まれている。そのためトランジスタ
に代表される能動素子のみならず、素子分離領域の微細
化が是非とも必要となっている。従来から用いられてい
る素子分離法は、シリコン大規模集積回路（ＬＳＩ）の
場合、シリコンの選択酸化によって形成する酸化シリコ
ン（ＳｉＯ□）膜を用いる誘電体分離法である。しかし
、この方法では、いわゆるバーズビークによる能動領域
幅の減少や、ＣＭＯＳ構造のウェル分離におけるラッチ
アップ現象の問題など、分離領域の幅を小さくすること
に限界があった。

そこで現在開発されつつあり、また一部実用化されてい
る技術として、トレンチ分離技術がある。

この方法は、シリコン基板に適当な深さの溝を形成し、
この溝の内部に誘電体ないし誘電体と半導体の積層膜か
らなる充填材を埋め込んで素子間を分離するものである
。

従来、トレンチ分離のうちＣＭＯ３のウェル間分離に用
いられるような５μｍ程度の深いトレンチを用いる分離
構造においては、製造の容易さから、トレンチ内を酸化
した後、ポリシリコンを埋め込み、その表面を厚く酸化
して分離する構造及び製造方法が用いられてきた。

Ｒ，Ｄ、Ｒｕｎｇが、”ＴＲＥＮＣＨｌ５ＯＬＡＴＩＯ
Ｎ　ＰＲＯ５ＰＥＣＴＳＦＯＲＡＰＰＬＩＣＡＴＩＯＮ
　　ＩＮ　　ＣＭＯ５ＶＬＳＩ″　ＩＥＤＭ　　Ｔｅｃ
ｈ、　　Ｄｉｇ。

ｐａｐｅｒ　２６．１．１９８４において述べているよ
うな従来の製造方法を、第２図（ａ）〜（Ｃ）に示す製
造工程断面図を用いて説明する。ここでは、Ｐ型シリコ
ン基板にＮウェルを形成するＣＭＯＳ構造を一例として
示す。

同図（ａ）に示す如＜、ｐ型シリコン基板１上に、酸化
シリコン（ＳｉＯ□）膜２と窒化シリコン（ＳｉＪｎ）
膜３を順次形成し、適当なマスクを用いて素子分離領域
のこれらをエツチングし、続いてトレンチ４をエツチン
グ形成した後、このトレンチ４内部を酸化し、ＳｉＯ□
膜５を形成する。

次に、同図（ｂ）に示す如く、ポリシリコン層６を厚く
成長し、エッチバックしてトレンチ４内に埋め込む。こ
の表面を酸化してＳｉＯ□膜７を形成した後、５ｉＪ４
膜３を除去し、イオン注入でＮウェル８を形成し、再び
５ｉＪ４膜９を成長して、フィールド領域１０を選択酸
化するためのパターンをエツチングする。

次に、同図（Ｃ）に示す如く、Ｐ型側のフィールド領域
１０にチャンネルストップ用の不純物を打ち込んだ後、
フィールド酸化により厚いＳｉｎｇ膜１１膜形１し、熱
拡散によりチャンネルストップ拡散層１２を形成し、５
ｉＪＬ膜９を除去して素子分離が完了する。

ところがこの方法によると、誘電体分離のために設けた
Ｓｉｎ、膜５中をオキシダントが拡散して、縦方向のバ
ーズビーク１３が発生する。そして、このバーズビーク
１３は、通常の選択酸化時のバーズビークに比べてはる
かに強い応力場を発生させるため、転位欠陥が発生しや
すい。

その理由は以下のようである。通常のバーズビークの場
合には、酸化による体積膨張分は熱酸化マスクを上に押
し上げることにより緩和されて、転位欠陥が発生に至る
ほどの強い応力は生じない。

これに対して、縦方向のバーズビーク１３の場合には、
横方向はシリコン基板ｌや埋め込み材（ポリシリコン層
６）などできっしり詰まった状態であり、酸化による体
積膨張分は、ＳｉＯ□膜１１の変形によってのみ表面方
向に絞り出される。このため、転位欠陥を発生させるの
に十分な強さの応力を生じてしまう。

そこで、この応力を緩和して転位の発生を避けるため、
Ｃ，Ｗ、Ｔｅｎｇたちは’ＤＥＦＥＣＴ　ＧＥＮＥＲＡ
ＴＩＯＮ　ＩＮＴＲＥＮＣＩＩ　ｌ５ＯＬＡＴＩＯＮ’
、ＩＥＤＭ　Ｔｅｃｈ、　Ｄｉｇ、　ｐａｐｅｒ　２６
．４゜１９８４において、トレンチ内にポリシリコン層
を埋め込む前に、Ｓｉ、Ｎ、膜と５ｉ０２膜からなる絶
縁積層膜を形成する方法を提案している。この方法を、
第３図（ａ）〜（樽に示す製造工程断面図を用いて説明
する。

同図（ａ）に示す如く、シリコン基板２１にトレンチ２
２を形成し、シリコン基板２１の表面を熱酸化により薄
く酸化してＳｉＯ□膜２３膜形３し、次に、化学気相成
長（ＣＶＤ）法ニヨッテＳｉ３Ｎ４膜２４．５ｉＯｚ膜
２５、Ｓｉ３Ｎ４膜２６を続けて成長後、ポリシリコン
層２７を厚く成長してエッチパックすることにより、ト
レンチ２２を埋め込む。

ポリシリコン層２７とシリコン基板２１の間のトレンチ
２２側壁部にこのような積層膜を形成してお（ことによ
って、次のようにして発生する応力を抑えることができ
る。まず、中間のＣＶＤ法の５ｉｎ２膜２５によって絶
縁耐圧を確保し、同時に高温時に変形しやすい応力の緩
和を助ける。次に、オキシダントをブロックできるだけ
の厚さのＳｉ：＋Ｎａ膜２４，２６をＣＶＤ法の５ｉＯ
ｚ膜２５の両側に敷いておくことにより、このＳｉＯ□
膜２５中２５中してくるオキシダントによる酸化が防が
れ、樅バーズビークが生じない。そしてシリコン基板２
１と５ｉ３Ｎａ膜２４の間の熱酸化膜（ＳｉＯ□膜２３
膜形３って、やはり応力の緩和が可能となる。このとき
絶縁耐圧は確保されているので熱酸化膜２３は薄（てよ
く、これを通して供給されるオキシダントを少なく抑え
ることができ、縦バーズビークはわずかしか生じない。

ところが、ポリシリコン層２７を埋め込んだ後、次の工
程で、シリコン基板２１表面に形成されている絶縁積層
膜を除去するのであるが、このとき問題を生じる。

すなわち、絶縁積層膜の除去には、露出してくるシリコ
ン基板２１にダメージを与えないためにウェットエッチ
を用いるが、各層の除去ごとにオーバーエツチングが必
要なため、同図（ｂ）に示す如く、切れ込み２８を生じ
ることが避けられない。

すると通常、同図（Ｃ）に示す如く、同図（ｂ）の後に
薄く酸化してから、フィールド領域を確定するために、
Ｓｉ３Ｎ４膜２９パターンを形成するのであるが、その
エツチングの際に切れ込み２８内にＳｉＪ＜　膜２９が
残ってしまう。

そして、同図（Ｃ）に示す如く、この残った５ｉＪ４膜
２９膜部９０酸化されないため、フィールド酸化後にＳ
ｉ＋Ｎａ膜２９を除去する際、再び切れ込み２８が生じ
てしまう。

また、同図（ｅ）に示す如く、同図（ｂ）の後に切れ込
み内にＳｉ、Ｎ、膜２９が残存しないようにエツチング
したとしても、今度は深い切れ込み２８゛　が形成され
るとともにポリシリコン層２７が一部浸食される。

そして、同図げ）に示す如く、フィールド酸化が行われ
、ＳｉＪ、膜２９を除去後、酸化膜を除去すると、フィ
ールド酸化膜が分断されて、結果としてやはり切れ込み
２８゛　が残ってしまう。

このように第２の方法では、応力は改善されるが、形成
されたトレンチ分離領域の表面を平坦な形状にすること
が非常に困難である。

そして、表面形状の平坦性が損なわれると、第４図に示
す如く、分離構造の形成に続くゲート電極形成において
、その段差部の側壁に残るエツチング残渣３０により電
極同士の短絡を生じやすくなる。また、これを防ごうと
すると、加工精度が落ちるなどの不利益が生じる。

〔発明が解決しようとする課題〕

従って、従来は、平坦な表面形状でかつ転位欠陥のない
トレンチ分離構造を形成できず、集積度の増大および最
小線幅の縮小にともなって、製造歩留りが非常に低下し
てしまうという問題を生じていた。

そこで、本発明は、平坦な表面形状を維持しつつ、強い
応力場を発生させないような、深いトレンチ分離構造の
製造方法を提供することを目的とする。

〔課題を解決する手段〕

上記目的は、半導体基板の一主面に溝を形成する工程と
、液溝の側壁に２種以上の材料から成る絶縁積層膜を形
成する工程と、前記溝の内部に第１の半導体材料を残置
して液溝を埋め込む工程と、前記半導体基板上に第２の
半導体層を形成する工程と、少なくとも前記溝上とその
近傍の領域に開口を有する熱酸化マスク層を形成する工
程と、該熱酸化マスク層に覆われていない部分を酸化す
る工程とを含むことを特徴とする半導体装置の製造方法
によって達成される。

（作用） 本発明によれば、まず、トレンチ側壁部の絶縁積層膜の
除去に伴う切れ込みは、第２の半導体層を形成すること
により、半ば、あるいは完全に埋め込まれる。

完全に埋め込まれた場合には、引き続くフィールド酸化
によって埋め込まれた半導体は酸化１１’Ｊ４こ変換さ
れて切り込みは残らない。このとき絶縁積層膜の働きが
そのまま有効であるから、縦ノ＜−ズビークはほとんど
発生せず、従って強い応力に伴う転位欠陥の発生も抑制
される。

一方、第２の半導体層で半ばしか埋め込まらない場合は
、フィールド領域確定用のＳｉ３Ｎ４膜）＜ターン形成
に注意が必要となる。すなわち、第２の半導体層にくぼ
みができて５ｉＪａ膜が残りやすくなるから、十分なエ
ツチングを施す。こうしておけば、フィールド酸化した
ときに第２の半導体層がない場合に比べて酸化膜同士の
接続状態は良好となり、やはり切れ込みを小さくするこ
とができる。応力に関しては上記と同様である。

表面形状に関しては、初めの切れ込みを完全に第２の半
導体で埋め込むのが望ましい。

この場合第２の半導体層の膜厚は、絶縁積層膜全体の厚
さの１７２以上必要である。

〔実施例〕

以下、本発明を図示の一実施例により具体的に説明する
。

第１図（ａ）〜（ｅ）は本発明実施例の半導体装置の製
造工程断面図である。この実施例では、Ｐ型基板にＮウ
ェルを形成するＣＭＯＳデバイスのウェル分離と素子分
離を形成する場合について説明する。

まず、同図（ａ）に示す如く、Ｐ型シリコン基板３１に
トレンチ３２を形成する。

次に、同図（ｂ）に示す如く、Ｐ型シリコン基板３１表
面を酸化してＳｉＯ□膜３３膜形３し、さらに、ＣＶＤ
法によって絶縁積層膜として５ｉＪｎ膜３４．５ｉＯｚ
膜３５．５ｉＪａ膜３６を順次成長する。これらの膜厚
はそれぞれ、２０ｎｍ、２０ｎｍ、５０ｎｍ、２０ｎｍ
が好適である引き続きポリシリコン層３７を厚く成長後
、エッチパックしてトレンチ３２内に埋め込む。そして
、リンイオン（Ｐ＋）を、注入エネルギー１８０ＫｅＶ
、　ドーズ量２　Ｘｌ０１２ｃｍ−２の条件で打ち込ん
で、熱拡散によりＮウェル３８を形成する。このときポ
リシリコン層３７の表面に５ｉ（ｈ、Ｓｉ３Ｎ４ないし
オキシナイトライドなどの膜３９が生成する。

次に、同図（Ｃ）に示す如く、熱燐酸でＳｉ３Ｎ、膜３
６を、フッ酸でＳｉＯ□膜３５を、熱燐酸でＳｉ：＋）
’Ｌ膜３４をフッ酸でＳｉＯ□膜３３膜形３続き除去す
る。このとき切れ込み４０が生じる。なお、膜３９はこ
の除去工程を進めるうちに除去される。

次に、同図同に示す如く、露出したシリコン基＋ｆｆｉ
　３１表面を酸化してＳｉＯ□ｌ！４１を形成しくこの
ときポリシリコン層３７表面も酸化されて５ｉＯｚ膜４
１’が生じるが問題ない）、さらにＣＶＤ法でポリシリ
コン層４２．５ＬＮａ膜４３を成長する。ＣＶＤ法で成
長するポリシリコンは、切れ込み４０を完全に埋め込む
に有効である。これらの膜厚はそれぞれ、１０ｎｍ１、
　　７０ｎｍ、１５ｎｍ、が好適である。そして５ｉＪ
ｎ膜４３を、トレンチ３２上とその周辺、およびフィー
ルド領域（この図には示していない）に開口するように
ｉｉターニングする。

次に、同図（ｅ）に示す如く、Ｐ壁領域のフィールド部
にチャンネルストッパーとなる不純物として、ボロンイ
オン（Ｂ９）を、注入エネルギー４０ＫｅＶ　。

ドーズＩｔ　ＬＸＩＯ１３ｃｍ−”の条件で打ち込んだ
後、熱酸化してフィールド酸化膜４４およびチャンネル
ス、　　トップ拡散層４５を形成する。熱酸化は、９０
０°Ｃウェット０２酸化で膜厚が５００ｎｍが好適であ
る。このとき、切れ込み４０に埋め込まれたポリシリコ
ン層４２はすべて酸化される。そして、５ｉＪ４膜４３
を除去し、続いてその下部に残存するポリシリコン層４
２を除去して、ウェル分離および素子分離工程を完了す
る。

この工程の後は、通常のＣＭＯ５ＬＳＩの製造工程に従
って、最終デバイスを形成すればよい。

上記構成の製造方法によれば、まず、トレンチ３２側壁
部の絶縁積層膜である、５ｉ３Ｎａ膜３６、Ｓｉｎｇ膜
３５．５ｉＪ４膜３４、ＳｉＯ□膜３３の除去に伴う切
れ込み４０は、ポリシリコン層４２を形成することによ
り完全に埋め込まれる。

完全に埋め込まれた場合には、引き続くフィールド酸化
によって埋め込まれたポリシリコン層４２は酸化膜に変
換されて切り込み４０は残らない。このとき絶縁積層膜
の働きがそのまま有効であるから、縦バーズビークはほ
とんど発生せず、従って強い応力に伴う転位欠陥の発生
も抑制される。

一方、ポリシリコン層４２で半ばしか埋め込まらない場
合には、フィールド領域確定用のＳｉ３Ｎ４膜４３パタ
ーン形成に注意が必要となる。すなわち、ポリシリコン
層４２にくぼみができて５ｉＪａ膜４３が残りやすくな
るから、十分なエツチングを施す。

こうしておけば、フィールド酸化したときにポリシリコ
ン層４２がない場合に比べて、酸化膜同士の接続状態は
良好となり、やはり切れ込み４０を小さくすることがで
きる。応力に関しては上記と同様である。

表面形状に関しては、初めの切れ込み４０を完全にポリ
シリコン層４２で埋め込むのが望ましい。この場合ポリ
シリコン層４２の膜厚は、絶縁積層膜全体の厚さの１層
２以上が必要である。

従って、平坦な表面形状を維持しつつ、強い応力場を発
生させないような、深いトレンチ分離構造を得ることが
できる。

なお、上記実施例で、Ｎウェル３８を第１図（ｂ）の段
階で形成したが、これ以外でもよい。Ｎウェル３８形成
は不純物イオンの打ち込みとその熱拡散によって行うが
、例えばトレンチ３２形成前に打ち込んで、トレンチ３
２形成直後に拡散しても、ｓｉ、Ｌ膜４３のパターン形
成後に拡散してもよい。あるいは、Ｓｉ３Ｎ、膜４３形
成後に打ち込んで、そのパターン形成後に拡散してもよ
い。

また、この実施例ではポリシリコン膜４２として膜厚を
７０ｎｍにしたが、これが厚すぎるとフィールド酸化膜
４３の表面段差が大きくなるので、場合によってはさら
に薄くしてもよい。このときは切れ込み４０が完全に埋
め込まれないので、５ｉＪｎ膜４３のパターン形成時の
エツチングで十分なオーバーエツチングを行って、５ｉ
Ｊ４膜４３が残存しないようにする必要がある。

また、この実施例では、側壁部に５ｉＯｚ膜３３．３５
とＳｉ３Ｎ４膜３４．３６の合計４層から成る絶縁積層
膜を用いたが、絶縁および応力緩和が十分であれば、熱
酸化膜であるＳｉＯ□膜３３とＳｉ３Ｎ４膜３４の各１
層でもよい。

また、この実施例では、ＣＭＯＳデバイスのウェル分離
に適用したが、バイポーラ素子でも、いわゆるＢ　ｉ　
ＭＯＳ素子でも、同様に適用が可能である。

〔発明の効果〕

以上説明した様に本発明によれば、トレンチ分離におい
て、表面の平坦性を損なうことなく、強い応力場の発生
を抑制することができる。従って、転位欠陥による不良
および表面の段差に起因する不良を大幅に減少させるこ
とができ、半導体装置の製造歩留りおよび信頼性が向上
する。

【図面の簡単な説明】

第１図（ａ）〜（ｅ）は本発明実施例の半導体装置の製
造工程断面図、 第２図（ａ）〜（Ｃ）は従来の半導体装置の製造工程断
面図、 第３図（ａ）〜（２）は他の従来の半導体装置の製造工
程断面図、 第４図は従来のゲート電極同志の短絡状態を示す斜視図
である。 図中、 ３１はＰ型シリコン基板、 ３２はトレンチ、 ３３はＳｉＯ２膜、 ３４はＳｉＪ＜膜、 ３５はＳｉ０ｇ膜、 ３６はＳｔ、Ｎ、膜、 ３７はポリシリコン層、 ３８はＮウェル、 ３９は膜、 ４０は切れ込み、 ４Ｌ４１”は５ｉ０２膜、 ４２はポリシリコン膜、 ４３は５ｉＪ４膜、 ４４はフィールド酸化膜、 ４５はチャンネルストップ拡散層 を示す。 特許出願人　　　富士通株式会社 代理人弁理士　　久木元　　　彰 同　　大菅義之 ６・−・ボ１ルリコン眉 １ｉ床の手鼻１木挾ｌの製造−えｔ面図第２図 ３１・−・Ｐ型シリコン蒸１反 ３２・−トレ゛／チ ３３−−−９ＩＯｚ膜 ３４−−−５１ｉＮ４＃ ３５−−−９１０２膿 １の製９１工朽Ｉ印面図 ィ包の従来の４−導イ本挾装の製直二陛餠面図第３図 ２７−−−Ａで１シリコン層 ２８、２８’−、Ｃ７］　Ｒ込６

Claims (2)

【特許請求の範囲】
1. （１）半導体基板（３１）の一主面に溝（３２）を形成
   する工程と、 該溝（３２）の側壁に２種以上の材料から成る絶縁積層
   膜（３３、３４、３５、３６）を形成する工程と、前記
   溝（３２）の内部に第１の半導体材料（３７）を残置し
   て該溝（３２）を埋め込む工程と、 前記半導体基板（３１）上に第２の半導体層（４２）を
   形成する工程と、 少なくとも前記溝（３２）上とその近傍の領域に開口を
   有する熱酸化マスク層（４３）を形成する工程と、該熱
   酸化マスク層（４３）に覆われていない部分を酸化する
   工程とを含むことを特徴とする半導体装置の製造方法。
2. （２）前記第２の半導体層（４２）は、前記絶縁積層膜
   （３３、３４、３５、３６）全体の厚さの１／２以上で
   ある請求項１記載の半導体装置の製造方法。