JPH0280985A - デュアルレートタイミング発生器の位相制御回路及びこれを使用したアナログ・ディジタル混在ｌｓｉテスタ - Google Patents
デュアルレートタイミング発生器の位相制御回路及びこれを使用したアナログ・ディジタル混在ｌｓｉテスタInfo
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- JPH0280985A JPH0280985A JP63232432A JP23243288A JPH0280985A JP H0280985 A JPH0280985 A JP H0280985A JP 63232432 A JP63232432 A JP 63232432A JP 23243288 A JP23243288 A JP 23243288A JP H0280985 A JPH0280985 A JP H0280985A
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- control circuit
- phase control
- timing
- triggering
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＬＳＩテスタのタイミング発生器に係り、特に
、アナログ・ディジタル混在ＬＳＩを試験するのに好適
なデュアルレートタイミング発生器の位相制御回路に関
する。
、アナログ・ディジタル混在ＬＳＩを試験するのに好適
なデュアルレートタイミング発生器の位相制御回路に関
する。
アナログ・デジタル混在ＬＳＩを試験するアナディジテ
スタには、異なる周波数を高分解能で設定できる２台以
上のタイミング発生器（クロック発生器でもよい）が必
要である。しかし、従来は、２台のタイミング発生器間
の位相関係を制御していなかったため、被試験ＩＣから
テスタに取り込まれるデータの位相が毎回具なり、デー
タ処理が煩雑であった。
スタには、異なる周波数を高分解能で設定できる２台以
上のタイミング発生器（クロック発生器でもよい）が必
要である。しかし、従来は、２台のタイミング発生器間
の位相関係を制御していなかったため、被試験ＩＣから
テスタに取り込まれるデータの位相が毎回具なり、デー
タ処理が煩雑であった。
例えば、１９８７年アイ・イー・イー・イー・インター
ナショナル・テスト・カンフアレシス１１２２頁の「同
期試験システム構成を使用した擬似非同期試験」 （Ｉ
ＥＥＥ Ｔｅ５ｔ Ｃｏｎｆｅｒｅｎｃｒｅ、”Ｐ
ＳＥＵＤＯ−ＡＳＹＮＣＨＲＯＮＯＵＳ ＴＥＳＴＩ
ＮＧ ＵＳＩＮＧ ＡＳＹＮＣＨＲＯＮＯＵＳ
ＴＥＳＴ ＳＹＳＴＥＭ ＡＲＣＨＩＴＥＣＴＵＲ
Ｅ”）に記載されている従来技術では、１台のマスター
クロックを分周して複数のレー１−（ＲＡＴＥ）を発生
している。この方式では、各々のレートの位相を制御す
ることは容易であるが、各々のレートの周波数を細かく
設定することが困難である。すなわち、マスタークロッ
クの周期の整数倍が各レートの周期分解能となるため、
たとえばマスタークロックの周波数が１ＧＨｚであった
としても周期分解能は１闇となる。この場合、発生した
い周波数をＩＯＭ服近辺とするなら、この分解能で設定
可能な値は、１００ｎ１００ｎ５＝１０，９９ｎｓ＝１
０．１０１１０１Ｏ−，１０１ｎｓ＝９．９００９９０
０−のみで。
ナショナル・テスト・カンフアレシス１１２２頁の「同
期試験システム構成を使用した擬似非同期試験」 （Ｉ
ＥＥＥ Ｔｅ５ｔ Ｃｏｎｆｅｒｅｎｃｒｅ、”Ｐ
ＳＥＵＤＯ−ＡＳＹＮＣＨＲＯＮＯＵＳ ＴＥＳＴＩ
ＮＧ ＵＳＩＮＧ ＡＳＹＮＣＨＲＯＮＯＵＳ
ＴＥＳＴ ＳＹＳＴＥＭ ＡＲＣＨＩＴＥＣＴＵＲ
Ｅ”）に記載されている従来技術では、１台のマスター
クロックを分周して複数のレー１−（ＲＡＴＥ）を発生
している。この方式では、各々のレートの位相を制御す
ることは容易であるが、各々のレートの周波数を細かく
設定することが困難である。すなわち、マスタークロッ
クの周期の整数倍が各レートの周期分解能となるため、
たとえばマスタークロックの周波数が１ＧＨｚであった
としても周期分解能は１闇となる。この場合、発生した
い周波数をＩＯＭ服近辺とするなら、この分解能で設定
可能な値は、１００ｎ１００ｎ５＝１０，９９ｎｓ＝１
０．１０１１０１Ｏ−，１０１ｎｓ＝９．９００９９０
０−のみで。
この間の周波数は発生することができない。アナ・ディ
ジテスタにおいては、周期分解能より周波数分解能が重
要であり、上述のような方式では不十分である。第４図
はＡ／Ｄ変換器を試験する場合の入力波形（ｆ□）とク
ロック（ｆ２）の関係を示したものである。この場合、
入力波形の周波数とクロックの周波数を ｆ□＝ （Ｍ／Ｎ）ｆ、 ・・・（１）
Ｍ：サイフル数 Ｎ：サンプリング数（Ｍ、Ｎは互いに 素な自然数） 数Ｎを１６点で示しているが、実使用の場合では。
ジテスタにおいては、周期分解能より周波数分解能が重
要であり、上述のような方式では不十分である。第４図
はＡ／Ｄ変換器を試験する場合の入力波形（ｆ□）とク
ロック（ｆ２）の関係を示したものである。この場合、
入力波形の周波数とクロックの周波数を ｆ□＝ （Ｍ／Ｎ）ｆ、 ・・・（１）
Ｍ：サイフル数 Ｎ：サンプリング数（Ｍ、Ｎは互いに 素な自然数） 数Ｎを１６点で示しているが、実使用の場合では。
より多くの点数を必要とするため、ｆｌ、 ｆ２に設定
する周波数は、多くの端数が出る。したがって。
する周波数は、多くの端数が出る。したがって。
アナディジテスタにおける各々のタイミング発生器では
、高分解能な周波数設定が必要となることがわかる。
、高分解能な周波数設定が必要となることがわかる。
１９８７年アイ・イー・イー・イー・インターナショナ
ル・テスト・カンフアレシス３フ０頁〜３７５頁「高速
ミックストシグナルデバイス用のダイナミック試験シス
テムＪ （ＩＥＥＥ Ｔｅ５ｔ Ｃｏｎｆｅｒｅ
ｎｃｅ “ＤｙｎａｍｉｃＴｅｓｔ Ｓｙｓｔｅｍ
ｆｏｒ Ｈｉｇｈ ５ｐｅｅｄ Ｍｉｘｅｄ
Ｓｉｇｎａｌ ＤｅｖＩＱ ｅ５ ” ）記載の
別の従来技術では、２台のタイミング発生器（以下、Ｔ
Ｏという。）に夫々別個の周波数シンセサイザを設けて
、異なるマスタークロックを設定可能としている。しか
しながら、２台のＴＯ間の位相制御に関しては考慮がな
されていない。すなわち、第３図の例において、テスタ
からの起動が■の時点でかかると、並べ換えたデータは
、立上りのゼロクロス点から始まるが、００のような時
点で起動がかかると、予想しにくい点で始まってしまう
ことになり、取込んだデータの位相が不明となる。よっ
て、データ処理の過程で位相状態を問題とするような試
験を行なう場合、余計な処理を行なう必要があり、テス
トが煩雑化してしまう。
ル・テスト・カンフアレシス３フ０頁〜３７５頁「高速
ミックストシグナルデバイス用のダイナミック試験シス
テムＪ （ＩＥＥＥ Ｔｅ５ｔ Ｃｏｎｆｅｒｅ
ｎｃｅ “ＤｙｎａｍｉｃＴｅｓｔ Ｓｙｓｔｅｍ
ｆｏｒ Ｈｉｇｈ ５ｐｅｅｄ Ｍｉｘｅｄ
Ｓｉｇｎａｌ ＤｅｖＩＱ ｅ５ ” ）記載の
別の従来技術では、２台のタイミング発生器（以下、Ｔ
Ｏという。）に夫々別個の周波数シンセサイザを設けて
、異なるマスタークロックを設定可能としている。しか
しながら、２台のＴＯ間の位相制御に関しては考慮がな
されていない。すなわち、第３図の例において、テスタ
からの起動が■の時点でかかると、並べ換えたデータは
、立上りのゼロクロス点から始まるが、００のような時
点で起動がかかると、予想しにくい点で始まってしまう
ことになり、取込んだデータの位相が不明となる。よっ
て、データ処理の過程で位相状態を問題とするような試
験を行なう場合、余計な処理を行なう必要があり、テス
トが煩雑化してしまう。
上述した従来技術のうち、前者は、アナディジテスタの
周波数発生に対し細かい周波数設定が困難であるという
問題がある。また後者は、周波数設定に対する考慮はな
されているが、２台のＴＧ間の位相制御に対しては配慮
がされておらず、取込まれたデータの位相が不定であり
、処理が混雑となる問題がある。
周波数発生に対し細かい周波数設定が困難であるという
問題がある。また後者は、周波数設定に対する考慮はな
されているが、２台のＴＧ間の位相制御に対しては配慮
がされておらず、取込まれたデータの位相が不定であり
、処理が混雑となる問題がある。
本発明の課題は、上述した従来技術の問題点を解決し、
２台のＴＧ間の位相検出を行ない取り込みデータの位相
制御を実現するデュアルレートタイミング発生器の位相
制御回路及びこれを使用したアナログ・ディジタル混在
ＬＳＩテスタを提供することにある。
２台のＴＧ間の位相検出を行ない取り込みデータの位相
制御を実現するデュアルレートタイミング発生器の位相
制御回路及びこれを使用したアナログ・ディジタル混在
ＬＳＩテスタを提供することにある。
上記課題は、各々異なる周波数を発生する２台のタイミ
ング発生手段を備えるデュアルレートタイミング発生器
において、各タイミング発生手段の出力信号の立ち上が
りエツジによって相互の論理レベルを夫々トリガリング
する第１のトリガリング手段と、各タイミング発生手段
の出力信号の論理積をとる論理積手段と、前記第１のト
リガリング手段の各々の出力信号を前記論理積手段の出
力信号の立ち上がりエツジでトリガリングする第２のト
リガリング手段とで、位相制御回路を構成し、２台のタ
イミング発生手段の出力相互間の位相差を検出すること
で、達成される。
ング発生手段を備えるデュアルレートタイミング発生器
において、各タイミング発生手段の出力信号の立ち上が
りエツジによって相互の論理レベルを夫々トリガリング
する第１のトリガリング手段と、各タイミング発生手段
の出力信号の論理積をとる論理積手段と、前記第１のト
リガリング手段の各々の出力信号を前記論理積手段の出
力信号の立ち上がりエツジでトリガリングする第２のト
リガリング手段とで、位相制御回路を構成し、２台のタ
イミング発生手段の出力相互間の位相差を検出すること
で、達成される。
第１のトリガリング手段の出力を、第２のトリガリング
手段において論理積手段でトリガリングすると、第２の
トリガリング手段からは、２台のタイミング発生手段の
出力信号間の位相差が０となる時点を示す信号が出力さ
れる。従って、この位相差Ｏの検出信号を使用すること
で、各タイミング発生手段からパターン発生器等の後段
の装置へ出力されるタイミング信号が制御できる。例え
ば、各タイミング発生手段と後段のパターン発生器等と
の間に夫々ゲートを設け、これらのゲートを前記位相差
０検出信号で開く様にすると、後段のパターン発生器等
に位相の揃ったタイミング信号が伝達されることになる
。
手段において論理積手段でトリガリングすると、第２の
トリガリング手段からは、２台のタイミング発生手段の
出力信号間の位相差が０となる時点を示す信号が出力さ
れる。従って、この位相差Ｏの検出信号を使用すること
で、各タイミング発生手段からパターン発生器等の後段
の装置へ出力されるタイミング信号が制御できる。例え
ば、各タイミング発生手段と後段のパターン発生器等と
の間に夫々ゲートを設け、これらのゲートを前記位相差
０検出信号で開く様にすると、後段のパターン発生器等
に位相の揃ったタイミング信号が伝達されることになる
。
以下本発明の一実施例を第１図〜第３図を参照して説明
する。
する。
第３図は、本発明の一実施例に係るデュアルレートタイ
ミング発生器の位相制御回路を使用したアナ・ディジテ
スタのタイミング発生系のブロック構成図である。周波
数標準器１７の出力信号は２台の周波数シンセサイザ１
８．１９に入力され、各周波数シンセサイザ１８．１９
の出力信号（夫々周波数ｆ１． ｆ、）は夫々タイミン
グ発生器（ＴＧ）２０．２１に入力される０周波数シン
セサイザ１８．１９は１台の周波数標準器１７により同
期がとられるため、各々の出力信号の周波数ｆｉｔｆ２
は、相対的な変動が無いように設定される。
ミング発生器の位相制御回路を使用したアナ・ディジテ
スタのタイミング発生系のブロック構成図である。周波
数標準器１７の出力信号は２台の周波数シンセサイザ１
８．１９に入力され、各周波数シンセサイザ１８．１９
の出力信号（夫々周波数ｆ１． ｆ、）は夫々タイミン
グ発生器（ＴＧ）２０．２１に入力される０周波数シン
セサイザ１８．１９は１台の周波数標準器１７により同
期がとられるため、各々の出力信号の周波数ｆｉｔｆ２
は、相対的な変動が無いように設定される。
また、各ＴＧ２０．２１は夫々周波数シンセサイザ１８
．１９によって単独にマスタロック周波数ｆ１． ｆ２
を設定できるので、前記第（１）式の関係を容易に実現
できる。
．１９によって単独にマスタロック周波数ｆ１． ｆ２
を設定できるので、前記第（１）式の関係を容易に実現
できる。
２台のＴＧ２０．２１の間には、位相検出／スタート回
路２２が設けられ、この位相検出／スタート回路２２に
、ＴＯ２０からＲａｔｅｌ信号（”ｆ□／ｎｉＩ ｎ、
は自然数）が入力し、ＴＧ２１からＲａ ｔ ｅ ２信
号（”ｆ２１ ｎｉｌ ｎ、は自然数）が入力する。位
相検出／スタート回路２２は。
路２２が設けられ、この位相検出／スタート回路２２に
、ＴＯ２０からＲａｔｅｌ信号（”ｆ□／ｎｉＩ ｎ、
は自然数）が入力し、ＴＧ２１からＲａ ｔ ｅ ２信
号（”ｆ２１ ｎｉｌ ｎ、は自然数）が入力する。位
相検出／スタート回路２２は。
後述する様に、Ｒａｔｅｌ、２信号からＧａｔｅｌ、２
信号を作成し、これをＴＯ２０，２１内に設けた２人カ
アンドゲート１０，１１の一方の入力端子に夫々入力す
る。各アンドゲート１０，１１の他方の入力端子には夫
々Ｒａｔｅｌ、２信号が入力され、このアンドゲート１
０，１１がＧａｔｅｌ、２信号により開かれたとき、夫
々同期するＲａｔｅ’ １．２信号を後段に配置された
ＤＵＴやパターン発生器、信号発生器等タイミング発生
器２０．２１と同期して動作させる必要がある装置に伝
達する。
信号を作成し、これをＴＯ２０，２１内に設けた２人カ
アンドゲート１０，１１の一方の入力端子に夫々入力す
る。各アンドゲート１０，１１の他方の入力端子には夫
々Ｒａｔｅｌ、２信号が入力され、このアンドゲート１
０，１１がＧａｔｅｌ、２信号により開かれたとき、夫
々同期するＲａｔｅ’ １．２信号を後段に配置された
ＤＵＴやパターン発生器、信号発生器等タイミング発生
器２０．２１と同期して動作させる必要がある装置に伝
達する。
第１図は１位相検出／スタート回路２２の詳細構成図で
ある。位相検出／スタート回路２２は、５個のＤ形フリ
ップフロップ（以下、ＦＦと略す。
ある。位相検出／スタート回路２２は、５個のＤ形フリ
ップフロップ（以下、ＦＦと略す。
）１，２，３，４，５と、アンドゲート６と、オアゲー
ト７で構成される。尚、ＦＦＩ〜５の信号伝播遅延時間
は夫々”Ｉ” ｐ ｄ １〜５どし、テート（つ。
ト７で構成される。尚、ＦＦＩ〜５の信号伝播遅延時間
は夫々”Ｉ” ｐ ｄ １〜５どし、テート（つ。
７の信号伝播遅延時間は夫々Ｔ Ｐ ｄ Ｇ。、′とす
る。、ＲａｔｅＬ（！号は、Ｉ？ Ｆ １の９人プロ・
］゛１人力アンドゲート６の一力の入力と、Ｆ Ｆ’
＞−のグロ・・７り入力に印加され、Ｒａ ｔ ａ
２信号は、Ｆ Ｆ ｌのクロシ・り入力と、２人力アン
ドゲート（ｊの他方の入力ど、Ｉ＝’ Ｆ ２の０人力
に印加される、第］−のトリガリング手段であるＦ Ｊ
’ ］とＦＦＸ−’ ２゜の次段には、第２のトリガリ
ング手Ｉ没であるＦ ｉ−３と１？Ｆ４が配置され、両
Ｆ’Ｆ３，４・・９′、朔」ソン入力にはアンドゲート
６の出力信号がＩ−ａ 、ｊｙａ 入れ、Ｉ” Ｆ ３
のＤ入力にはＦＦＩのＱ１出力、がＶ”ｌＪ ｈ＋Ｉ
ｉされ、ＦＦ４のＤ入力にはＦ Ｆ’ ２のＱ２出力が
１１１加さ、１シる。ＦＦ３．４の出力は選択手段であ
る２人勾オアゲーｉへ７に入力される。Ｆ Ｆ Ｅ５の
人力にはハイレベル信号Ｈが印加されており、ｒ； Ｆ
パ５のクロック人力にオアゲート７の出力が印加す、ｔ
ｌ、ζ、１、＼る。
る。、ＲａｔｅＬ（！号は、Ｉ？ Ｆ １の９人プロ・
］゛１人力アンドゲート６の一力の入力と、Ｆ Ｆ’
＞−のグロ・・７り入力に印加され、Ｒａ ｔ ａ
２信号は、Ｆ Ｆ ｌのクロシ・り入力と、２人力アン
ドゲート（ｊの他方の入力ど、Ｉ＝’ Ｆ ２の０人力
に印加される、第］−のトリガリング手段であるＦ Ｊ
’ ］とＦＦＸ−’ ２゜の次段には、第２のトリガリ
ング手Ｉ没であるＦ ｉ−３と１？Ｆ４が配置され、両
Ｆ’Ｆ３，４・・９′、朔」ソン入力にはアンドゲート
６の出力信号がＩ−ａ 、ｊｙａ 入れ、Ｉ” Ｆ ３
のＤ入力にはＦＦＩのＱ１出力、がＶ”ｌＪ ｈ＋Ｉ
ｉされ、ＦＦ４のＤ入力にはＦ Ｆ’ ２のＱ２出力が
１１１加さ、１シる。ＦＦ３．４の出力は選択手段であ
る２人勾オアゲーｉへ７に入力される。Ｆ Ｆ Ｅ５の
人力にはハイレベル信号Ｈが印加されており、ｒ； Ｆ
パ５のクロック人力にオアゲート７の出力が印加す、ｔ
ｌ、ζ、１、＼る。
このＦ Ｆ ５のリセッ１一端子には外部から起勅信号
（ＳＴＡＲＴ／５ＴＯＰイａ号）が印加されるようにな
っているａ Ｆ Ｆ５のＱ５出力は、（Ｕ ａ ｔ ｅ
ｌ 。
（ＳＴＡＲＴ／５ＴＯＰイａ号）が印加されるようにな
っているａ Ｆ Ｆ５のＱ５出力は、（Ｕ ａ ｔ ｅ
ｌ 。
２信号として前記アンドゲート１０，１１に供給される
。
。
第：３図の１”ｌＵ ２０ 、２１内において、Ｒａｔ
ｓｌ、２信号は、大々第１図に示す様に、遅延回路１２
．１３を介してアンドゲート１０，１１に印加される様
になっている。そして、遅延回路１２゜１−３の遅延時
間１） Ｌ Ｙは。
ｓｌ、２信号は、大々第１図に示す様に、遅延回路１２
．１３を介してアンドゲート１０，１１に印加される様
になっている。そして、遅延回路１２゜１−３の遅延時
間１） Ｌ Ｙは。
１） Ｌ Ｙ ＞ Ｔｏｐ ｄ ６＋ （Ｔｐ、 ｄ、
３．４のおおきいほう） ＋”ｒｐ ｄ ７＋Ｔｐ
ｄ ５の様に設定さｔＬ ６゜尚、アンドゲート６の遅
延時間Ｔ ｐ ｄ ６は、ｉ；’Ｆｌ、２の遅延時間”
Ｉ’ ｐ ｄ ｌ 。
３．４のおおきいほう） ＋”ｒｐ ｄ ７＋Ｔｐ
ｄ ５の様に設定さｔＬ ６゜尚、アンドゲート６の遅
延時間Ｔ ｐ ｄ ６は、ｉ；’Ｆｌ、２の遅延時間”
Ｉ’ ｐ ｄ ｌ 。
２より小さい必要があるが、通常の素子はそのようにな
っている。
っている。
次に、第２図のタイミングチャートにより、第１図に示
す回路の動作を説明する。
す回路の動作を説明する。
第２図のＲａ ｔ、 ｅ 、１−、２の周波数の相互関
係は（１）式に従い、Ｍ＝３．Ｎ＝８の例で示している
。すなわち、Ｒａｔｅｌが３回発生する毎に。
係は（１）式に従い、Ｍ＝３．Ｎ＝８の例で示している
。すなわち、Ｒａｔｅｌが３回発生する毎に。
Ｒａｔｅ２が８回発生するパターンを繰り返すものであ
る。従って、Ｒａｔｅｌが３回、Ｒａ ｔ ｅ２が８回
発生する毎に位相差が０になる一域娠が現われる。
る。従って、Ｒａｔｅｌが３回、Ｒａ ｔ ｅ２が８回
発生する毎に位相差が０になる一域娠が現われる。
ます、ＦＦＩの出力Ｑ１は、Ｒａ ｔ ｅ ２の立上り
エツジが発生するタイミングでＲａｔｅｌのレベルがＨ
ｊ、 Ｋ ｈの時にＨｉ ｇ ｈとなる。１なわち第２
図のｔ２＋ ｔ３４ ｔａｒ ｔａｒ ｔａｒの時点て
Ｈｉｇｈになる。但しＳ Ｌ２？ ｔ５ｊ ｔａの時
点、゛は。
エツジが発生するタイミングでＲａｔｅｌのレベルがＨ
ｊ、 Ｋ ｈの時にＨｉ ｇ ｈとなる。１なわち第２
図のｔ２＋ ｔ３４ ｔａｒ ｔａｒ ｔａｒの時点て
Ｈｉｇｈになる。但しＳ Ｌ２？ ｔ５ｊ ｔａの時
点、゛は。
フリップフロップのセットアツプ／ホールド時間を満た
せないとき、どちらの論理を示すかは不確定となりうる
。
せないとき、どちらの論理を示すかは不確定となりうる
。
同時に、ＦＦ２の出力Ｑ、は、Ｒａ ｔ ｔ：ｉ 、１
− ｔ））；１上リエツジが発生するタイミングでＲａ
ｔ： ａ ２のレベルがＨｉｇｈ時にＨｉ ｇ ｈと
なる。１’ １：ｒ）わち。
− ｔ））；１上リエツジが発生するタイミングでＲａ
ｔ： ａ ２のレベルがＨｉｇｈ時にＨｉ ｇ ｈと
なる。１’ １：ｒ）わち。
ｔｉｐ ｔａｒ ｔ４＋ ｔｓｔ ｔ１＋ ｔａの時点
でｔ（ｉｇｈとなる。但しｔ２１ ””＝Ｔ ｔａの時
点では、ＦＦ Ｆの時と同様に不確定となりうる。
でｔ（ｉｇｈとなる。但しｔ２１ ””＝Ｔ ｔａの時
点では、ＦＦ Ｆの時と同様に不確定となりうる。
また７アンドゲート６は、Ｒａｔｅｌ、２、かいずれも
Ｈｉｇｈレベルの時、すなわちパルス＠は異なるがｔ８
・−・ｔｌ、の時点である６次に、ＦＦＩ、 ２の出力
Ｑ、、 Ｑ２は、？、）、−＆「役のＦＦ３．４のＤ入
力に印加され、アンドゲート６の出力のケ上りエツジに
よって各々トリガリングされる。尚、第２図のタイミン
グチャートは示していないが、−船釣に、ＦＦＬ、２の
伝播遅延時間Ｔｐｄｌ、２は、アンドゲート６の伝播遅
延時間Ｔ ｐ ｄ Ｅ５より長い。従って、アンドゲー
ト６の立上りエツジは、ＦＦＩ、２の状態が変化するタ
イミングより〒い時点にある。このことから、１” Ｆ
３の出力Ｑ、は常にＬｏｗレベルとなる。また、Ｆド
ア４の出力Ｑ、は、ｔａｒ ｔｓｔ ｔｓの時点でＨ３
ｇＩｔどなり−ｔｊｌ ｔ、の時点でＴ−ｏ ｗとな
る。
Ｈｉｇｈレベルの時、すなわちパルス＠は異なるがｔ８
・−・ｔｌ、の時点である６次に、ＦＦＩ、 ２の出力
Ｑ、、 Ｑ２は、？、）、−＆「役のＦＦ３．４のＤ入
力に印加され、アンドゲート６の出力のケ上りエツジに
よって各々トリガリングされる。尚、第２図のタイミン
グチャートは示していないが、−船釣に、ＦＦＬ、２の
伝播遅延時間Ｔｐｄｌ、２は、アンドゲート６の伝播遅
延時間Ｔ ｐ ｄ Ｅ５より長い。従って、アンドゲー
ト６の立上りエツジは、ＦＦＩ、２の状態が変化するタ
イミングより〒い時点にある。このことから、１” Ｆ
３の出力Ｑ、は常にＬｏｗレベルとなる。また、Ｆド
ア４の出力Ｑ、は、ｔａｒ ｔｓｔ ｔｓの時点でＨ３
ｇＩｔどなり−ｔｊｌ ｔ、の時点でＴ−ｏ ｗとな
る。
このＩ＝’ Ｆ ４の出力Ｑ４の立」−リエッジ貫；２
１ ｊｓ＋１６．は、Ｒａｔｓｉ、２の位相差がゼロと
なる一致点を示している。
１ ｊｓ＋１６．は、Ｒａｔｓｉ、２の位相差がゼロと
なる一致点を示している。
この状態で、１・’ ｐ ５のリセット人力の５ＴＡＲ
’ｒ ／ Ｓ Ｔ ＯＰ信（がＬｏｗになると、ＦＦ５
はアクティブ状態どなり、第２図のタイミングチャート
にはル己し７′いン゛Ｃいが、ＦＦ４の出力Ｑ、がオア
ゲ・−ドアを介し′ｉ：’ Ｆ Ｆ ５のクロック入力
端子に入力され、１．ｓの時４％１’ｌでＦＦ５の出力
Ｑ５がＨｉ ｇ ｈとなり、Ｒａ ｔ ｅ出力ゲーティ
ング用アンドゲート１０．１１をアクティブ状態にする
。そして、位相検出／スタート回路２２の構成素子の伝
播遅延時間Ｔ ｐ ｄ ６ ＋ （Ｔ ｐ ｄ ３ 、
４のおおきいほう）＋Ｔｐｄ７＋Ｔｐｄ５だけ遅延回路
１２．１３によってＲａｔｅｌ、２のタイミングを遅ら
せ、出力の開始時点を制御してＲａｔｃ’ １．２信号
とする。
’ｒ ／ Ｓ Ｔ ＯＰ信（がＬｏｗになると、ＦＦ５
はアクティブ状態どなり、第２図のタイミングチャート
にはル己し７′いン゛Ｃいが、ＦＦ４の出力Ｑ、がオア
ゲ・−ドアを介し′ｉ：’ Ｆ Ｆ ５のクロック入力
端子に入力され、１．ｓの時４％１’ｌでＦＦ５の出力
Ｑ５がＨｉ ｇ ｈとなり、Ｒａ ｔ ｅ出力ゲーティ
ング用アンドゲート１０．１１をアクティブ状態にする
。そして、位相検出／スタート回路２２の構成素子の伝
播遅延時間Ｔ ｐ ｄ ６ ＋ （Ｔ ｐ ｄ ３ 、
４のおおきいほう）＋Ｔｐｄ７＋Ｔｐｄ５だけ遅延回路
１２．１３によってＲａｔｅｌ、２のタイミングを遅ら
せ、出力の開始時点を制御してＲａｔｃ’ １．２信号
とする。
尚、第１図に示す回路において、誤動作を防ぐ為にＲａ
ｔｅｌ、２信号のパルス幅を第２図に示す様に、τ、〈
τ２．τ。くτ、とする必要がある。
ｔｅｌ、２信号のパルス幅を第２図に示す様に、τ、〈
τ２．τ。くτ、とする必要がある。
本発明によれば、良好でない周波数設定条件の下でも位
相制御が可能であり、取り込んだデータのプログラムに
よる位相検出が不要なので、データ処理が簡単となり、
データ処理プログラムの簡略化が図れると共にテストの
スループットが向上する。
相制御が可能であり、取り込んだデータのプログラムに
よる位相検出が不要なので、データ処理が簡単となり、
データ処理プログラムの簡略化が図れると共にテストの
スループットが向上する。
第１図は本発明の一実施例に係る位相制御回路（位相検
出／スタート回路）の構成図、第２図は第１図に示す回
路の動作を説明するタイミングチャート、第３図は第１
図に示す位相検出／スター］−回路を使用したアナ・デ
ィジテスタのタイミング発生系のブロック構成図、第４
図は従来技術の問題点を説明するタイミングチャートで
ある。 １．２，３，４，５・・・Ｄ形フリップフロップ、６゜
１０．１１・・・アンドゲート、７・・・オアゲート、
１２．１３・・・遅延回路、２０．１１・・・タイミン
グ発生器、２２・・・位相検出／スター１〜回路。
出／スタート回路）の構成図、第２図は第１図に示す回
路の動作を説明するタイミングチャート、第３図は第１
図に示す位相検出／スター］−回路を使用したアナ・デ
ィジテスタのタイミング発生系のブロック構成図、第４
図は従来技術の問題点を説明するタイミングチャートで
ある。 １．２，３，４，５・・・Ｄ形フリップフロップ、６゜
１０．１１・・・アンドゲート、７・・・オアゲート、
１２．１３・・・遅延回路、２０．１１・・・タイミン
グ発生器、２２・・・位相検出／スター１〜回路。
Claims (1)
- 【特許請求の範囲】 １、各々異なる周波数を発生する２台のタイミング発生
手段を備えるデュアルレートタイミング発生器において
、各タイミング発生手段の出力信号の立ち上がりエッジ
によって相互の理論レベルを夫々トリガリングする第１
のトリガリング手段と、各タイミング発生手段の出力信
号の論理積をとる論理積手段と、前記第１のトリガリン
グ手段の各々の出力信号を前記論理積手段の出力信号の
立ち上がりエッジでトリガリングする第２のトリガリン
グ手段とを備えてなることを特徴とするデュアルレート
タイミング発生器の位相制御回路。 ２、請求項１において、前記第２のトリガリング手段の
出力側に選択手段を設け、該選択手段の出力信号の立ち
上がりエッジで状態保持を行なう保持手段を設け、前記
タイミング発生手段の外部出力側にゲートを設け、該ゲ
ートを前記保持手段からの信号により開閉することで位
相を制御することを特徴とするデュアルゲートタイミン
グ発生器の位相制御回路。 ３、請求項２において、前記ゲートとタイミング発生手
段との間に遅延手段を設け、該遅延手段にて前記第１、
第２トリガリング手段、論理積手段、選択手段、保持手
段の信号伝播遅延時間を補正することを特徴とするデュ
アルレートタイミング発生器の位相制御回路。 ４、請求項１または２のいずれかの位相制御回路におい
て、第１のトリガリング手段に入力する２台のタイミン
グ発生手段からの信号に対し、各々のハイレベルパルス
幅が相互のローレベルパルス幅未満となるようにしたこ
とを特徴とするデュアルレートタイミング発生器の位相
制御回路。 ５、請求項１乃至４のいずれかのデュアルレートタイミ
ング発生器の位相制御回路をタイミング発生系に採用し
たことを特徴とするアナログ・ディジタル混在ＬＳＩテ
スタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63232432A JPH0280985A (ja) | 1988-09-19 | 1988-09-19 | デュアルレートタイミング発生器の位相制御回路及びこれを使用したアナログ・ディジタル混在ｌｓｉテスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63232432A JPH0280985A (ja) | 1988-09-19 | 1988-09-19 | デュアルレートタイミング発生器の位相制御回路及びこれを使用したアナログ・ディジタル混在ｌｓｉテスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0280985A true JPH0280985A (ja) | 1990-03-22 |
Family
ID=16939173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63232432A Pending JPH0280985A (ja) | 1988-09-19 | 1988-09-19 | デュアルレートタイミング発生器の位相制御回路及びこれを使用したアナログ・ディジタル混在ｌｓｉテスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0280985A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008020409A (ja) * | 2006-07-14 | 2008-01-31 | Yokogawa Electric Corp | タイミング信号発生装置及び半導体集積回路試験装置 |
| US10417929B2 (en) | 2012-10-04 | 2019-09-17 | Zonar Systems, Inc. | Virtual trainer for in vehicle driver coaching and to collect metrics to improve driver performance |
-
1988
- 1988-09-19 JP JP63232432A patent/JPH0280985A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008020409A (ja) * | 2006-07-14 | 2008-01-31 | Yokogawa Electric Corp | タイミング信号発生装置及び半導体集積回路試験装置 |
| US10417929B2 (en) | 2012-10-04 | 2019-09-17 | Zonar Systems, Inc. | Virtual trainer for in vehicle driver coaching and to collect metrics to improve driver performance |
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