JPH0281139A - シミュレーション装置のパルス幅チェック方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 論理設計モデルのシミュレーションにおいて検証対象パ
ルスのパルス幅をチェックするシミュレーション装置の
パルス幅チェック方式に関し、詳細遅延値を用いた論理
シミュレーションとタイミングシミュレーションとを並
列処理することにより論理設計モデルで取扱うＬパルス
及びＨパルスのパルス幅を高速で検証することを目的と
し、検証パルスの状態変化毎に検出したイベント発生時
刻に発生イベントの状態変化に応じて選択したＨパルス
基準パルス幅又はＬパルス基準パルス幅を加算してチェ
ックイベント発生時刻を算出して記憶し、次の検証パル
スの状態変化から次回イベント発生時刻を検出した際に
、最初のイベント発生時刻とチェックイベント発生時刻
とから基準パルス幅を求め、この基準パルス幅を最初と
次回のイベント発生時刻で決まる実パルス幅が満たすか
否か比較判定するように構成する。

［産業上の利用分野］ 本発明は、論理設計モデルのシミュレーションにおいて
検証対客パルスのパルス幅をチェックするシミュレーシ
ョン装置のパルス幅チェック方式コンピュータ等のハー
ドウェアの論理設計を行なうＣＡＥ　（Ｃｏｍｐｕｔｅ
ｒ　Ａｉｄｅｄ　　Ｅｎｇｉｎｅｒｉｎｇ　）分野にお
いては、作成された論理設計モデルを検証するためのツ
ールとしてシミュレーションｖｔ置が使用されている。

このような論理設計モデルのシミュレーション装置にあ
っては、論理設計モデルで取扱うクロックパルス、リセ
ットパルス、プリセットパルス、メモリのライト及びリ
ードパルス等の各種のＬパルス及びＨパルスが予め予定
されたパルス幅を満たすか否かを検証するパルス幅チェ
ックが必要であり、例えば１つの論理設計モデルについ
て１００万を越えるような演算の基本単位となる基本プ
リミティブが存在することから、より高速のシミュレー
ション処理によるパルス幅チェックが要求され、更に、
実際に論理回路を作成したと同等な各種遅延パラメータ
の設定による高精度のパルス幅チェックが要求される。

［発明が解決しようとする課題］ 従来、ＣＡＥ分野で作成された論理設計モデルのシミュ
レーションは、固定的に定めた遅延値としてのユニット
遅延値を用いて処理するシミュレーション方式と、基本
プリミティブ毎に実装状態を想定して可変設定自在な詳
細遅延値を用いて処理するシミュレーション方式とに分
類される。

即ち、ユニット遅延値を処理するシミュレーション方式
にあっては、予定された論理演算が単位遅延値で正しく
行なわれるか否かを検証する論理シミュレーションのみ
が可能であり、実装状態を想定したＦＦラッチ系のセッ
トアツプタイムやホールドタイム、レーシング、パルス
幅、スパイク等のタイミング検証はできない。

これに対し詳細遅延値まで処理可能なシミュレーション
方式にあっては、ＦＦラッチ系のセットアツプタイムや
ホールドタイム、レーシング、パルス幅、スパイク等の
各種のタイミング検証を可能とする。

［発明が解決しようとする課題］ しかしながら、従来の詳細遅延値を扱ったシミュレーシ
ョン方式におけるパルス幅チェックにあっては、論理シ
ミュレーションフェーズとタイミングシミュレーション
フェーズとの別々のシミュレーションに分けて処理する
ことが一般的であり、このように論理シミュレーション
フェーズとタイミングシミュレーションフェーズとに分
かれたパルス幅チェック方式では、１００万を越えるよ
うな基本プリミティブで構成された論理設計モデルに対
しパルス幅チェックを含むシミュレーションを行なった
場合には、膨大な処理時間がかかり、実用上、詳細遅延
値を用いたパルス幅チェックのためのシミュレーション
は困難であった。

本発明は、このような従来の問題点に鑑みてなされたも
ので、詳細遅延値を用いた論理シミュレーションとタイ
ミングシミュレーションとを並列処理することにより論
理設計モデルで取扱うＬパルス及びＨパルスのパルス幅
を高速で検証できるシミュレーション装置のパルス幅チ
ェック方式を提供することを目的とする。

［課題を解決するための手段］ 第１図は本発明の原理説明図である。

まず本発明は、論理演算の基本となる基本プリミティブ
の定義に基づいて作成された論理設計モデルを対象に詳
細遅延値を用いて論理シミュレーションとタイミングシ
ミュレーションを並列的に実行するシミュレーション装
置を対象とする。

このようなシミュレーション装置に於いて本発明にあっ
ては、第１図に示すように、論理設計モデルで取扱う適
宜の検証パルスの状態変化毎にイベント発生時刻（ｔｉ
）を検出するイベント発生時刻検出部１０と、該イベン
ト発生時刻検出部１０で検出したイベント発生時刻（ｔ
ｉ）に続く次の検証パルスの状態変化に基づいて次回イ
ベント発生時刻（ｔｉ　１）を検出する次回イベント発
生時刻検出部１２と、イベント発生時刻検出部１０で検
出されたイベント発生時刻（ｔｉ）にト１パルス基準値
記憶部１４又はＬパルス基準値記憶部１６から発生イベ
ントの変化状態に応じて選択的に読出されたＨパルス基
準パルス幅（ΔＴｌ　＞又はＬパルス基準パルス幅（Δ
Ｔ２　）を加算してチェックイベント発生時刻（ｔｃｉ
　）を締出する加粋部１８と、加算部１８で算出された
チェックイベント発生時刻（ｔｃｉ　）を記憶するチェ
ックイベント記憶部２０と、次回イベント発生時刻（ｔ
ｉ＋１）が検出され際に、チェックイベント記憶部２０
からチェックイベント発生時刻（ｔｃｉ　）を読出して
イベント発生時刻（ｔｉ）とにより決まる基準パルス幅
（Ｔｉ　）を求め、この基準パルス幅（Ｔｉ　）をイベ
ント発生時刻（ｔｉ）と次回イベント発生時刻（ｔｉ＋
１）で決まる実パルス幅（Ｔｉ、ｉ÷１）が満たしてい
るか否か比較判定する比較部２２とを設けるように構成
する。

更に、イベント発生時刻検出部１０及び次回イベント発
生時刻検出部１２のそれぞれは、検証パルスの状態変化
を検出した現在時刻（ｔｃ）に詳細遅延値に基づく入出
力遅延時間（τｄ）を加えた時刻をイベント発生時刻（
ｔｉ、ｔｉｌｌ　）として検出するように構成する。

［作用］ このような構成を備えた本発明のシミュレーション装置
のパルス幅チェック方式にあっては、論理設計モデルで
使用されるクロック系、リセット系、プリセット系、メ
モリのリード系及びライト系等の各種パルスに対するパ
ルス幅チェックを論理シミュレーションとタイミングシ
ミュレーションの並列的な実行により高速で処理するこ
とができ、クリティカルなタイミング検証を可能にして
論理設計の信頼度を高めると共にテストパターン作成時
に信頼度の高い有効パターンの作成を可能にして歩留り
を上げることができる。

［実施例］ 第２図は本発明の一実施例を示した実施例構成図である
。

第２図において、２４はイベント変化状態判定制御回路
であり、論理設計モデルに対する詳細遅延値を用いた論
理シミュレーション及びタイミングシミュレーションの
並列的な実行で得られる適宜の検証対象パルスの状態変
化をイベント変化と判定してチェックイベント制御回路
２６に通知する。

チェックイベント制御回路２６はイベント変化状態判定
制御回路２４からの通知を受けて装置全体としてのパル
ス幅チェックのための制御処理を実行する。

１０はイベント発生時刻検出回路であり、イベント変化
状態判定制御回路２４でイベント変化が判定される毎に
イベント発生時刻（ｔｉ　）を検出して出力する。ここ
でイベント発生時刻検出回路１０はイベント変化を判定
した現在時刻（ｔｃ　）に予め設定された詳細遅延値に
基づく入出力遅延時間（τｄ）を加算した（ｔｃ＋τｄ
）としてイベント発生時刻（ｔｉ　）を検出する。

１４はト１パルス基準値メモリ、１６はＬパルス基準値
メモリであり、検証対象パルスの種別に応じてＨパルス
の基準パルス幅（ΔＴ１　）としパルスの基準パルス幅
（ΔＴ２　）が記憶されている。

Ｈパルス基準値メモリ１４及びＬパルス基準値メモリ１
６の続出出力は選択回路２８に与°えられ、選択回路２
８はイベント変化状態判定制御回路２４における発生イ
ベントの変化状態の判定結果、即ち立上がり変化である
か立下がり変化であるかに基づいて選択される。即ち、
発生イベントが立上がり変化であれば選択回路２８はＨ
パルス基準値メモリ１４からのＨパルス基準パルス幅（
ΔＴ１）を選択的に読出し、一方、発生イベントが立下
がり変化であればＬパルス基準値メモリ１６からＬパル
ス基準パルス幅（ΔＴ２　）を選択的に読出す。

イベント発生時刻検出回路１０で検出されたイベント発
生時刻（ｔｉ　）と選択回路２８で選択されたＨパルス
又はしパルス基準パルス幅（ΔＴｌ　。

ΔＴ２　）は加算器１８−１に与えられる。加算器１８
−１はイベント発生時刻（ｔｉ　）にＨパルス基準パル
ス幅（ΔＴ１　＞又はＬパルス基準パルス幅（ΔＴ２　
）を加算してチェックイベント時刻（ｔｃｉ）を演算し
てレジスタ（３０−１）に書込む。レジスタ３０−１に
一時的に格納されたチェックイベント発生時刻（ｔｃｉ
）は、その侵、チェックイベント制御回路２６によりチ
ェックイベントメモリ２０にチェックフラグＣＦと共に
格納される。

チェックイベントメモリ２０はチェックイベント制御回
路２６を介して得られるチェックイベント発生時刻（ｔ
ｃｉ）を論理設計モデルにおけるネット番号を指示パラ
メータとして格納する。また、チェックイベントメモリ
２０のチェックフラグＣＦは、チェックイベント発生時
刻（ｔｃｉ）の格納時にはＣＦ＝Ｏにプリセットされて
おり、後の説明で明らかにするように、チェックイベン
ト発生時刻（ｔｃｉ）に達する前にイベント変化状態判
定制御回路２４で次のイベント変化が判定されるとチェ
ックフラグＣＦはＣＦ＝１にセットされる。

一方、イベント発生時刻検出回路１０に対応して次回イ
ベント発生時刻検出回路１２−１及び次々回イベント発
生時刻検出回路１２−２が設けられる。次回イベント発
生時刻検出回路１２−１はイベント発生時刻検出回路１
０でイベント発生時刻（ｔｉ　）が検出された優にイベ
ント変化状態判定１ｉ１１１１回路２４で次のイベント
変化が判定されたときの現在時刻（ｔｃ　）に詳細遅延
値に基づく入出力遅延時間（τｄ）を加えた時刻として
時間イベント発生時刻（ｔｉ＋１）を検出する。

更に、次々回イベント発生時刻検出回路１２−２は、次
回イベント発生時刻（ｔｉ＋１）が検出された後にイベ
ント変化状態判定制御回路２４で次のイベント変化が判
定されたときの現在時刻（ｔＣ）に詳細遅延値に基づく
入出力遅延時間（τｄ）を加えた次回イベント発生時刻
（ｔｉ＋２）を検出する。

次回イベント発生時刻検出回路１２−１で検出された次
回イベント発生時刻（ｔｉ÷１）は加算器１８−２の一
方に与えられ、このとき加算器１８−２の他方にはイベ
ント変化状態判定制御回路２４で判定された次回の発生
イベントの変化状態に対応した選択回路２８によるＨパ
ルス基準パルス幅（ΔＴ１）又はＬパルス基準パルス幅
（ΔＴ２　）が与えられており、両者を加算することで
次回チェックイベント発生時刻（ｔｃｉ＋１）を算出し
てレジスタ３０−２に格納し、その後にチェックイベン
ト制御回路２６を介してチェックイベントメモリ２０に
ネット番号を指示パラメータとしてチェックフラグＣＦ
と共に格納される。

チェックイベント制御回路２６はチェックイベントメモ
リ２０に格納されたチェックイベント発生時刻（ｔｃｉ
）と現在時刻（ｔｃ　＞とを比較しており、両者が一致
するとチェックイベントメモリ２０のチェックイベント
発生時刻（ｔｃｉ）を読出して比較器２２−１に設定す
る。比較器２２−１の他方には次回イベント発生時刻検
出回路１２−１の検出出力が与えられており、次回イベ
ント発生時刻（ｔｉ÷１）が検出された際に比較器２２
−１は次のパルス幅チェックのための比較判定処理を行
なう。

即ち、比較器２２−１は、そのときｊｒＩられているイ
ベント発生時刻（ｔｉ　）とチェックイベント発生時刻
（ｔｃｉ）とから基準パルス幅Ｔｉ１即ちＴｉ＝ｔｃｉ
−ｔｉを求め、またイベント発生時刻（１１＞と次回イ
ベント発生時刻（ｔ　ｉ＋１）とから実パルス幅（Ｔｉ
、ｉ＋１）を、 （Ｔｉ、　ｉ＋１　）＝　（ｔｉｌｌ　）　−（ｔｉ　
）として求める。そして、このようにして求めた基準パ
ルス幅（Ｔｉ　＞と実パルス幅（ｔｉ、ｉ＋１　）とを
比較判定し、実パルス幅が基準パルス幅を満たしている
か否か判定する。即ち、実パルス幅が基準パルス幅より
大きければ適正パルス幅にあることを判定し、一方、実
パルス幅が基準パルス幅より短ければ、パルス幅異常を
判定して異常フラグを出力し、異常フラグをレジスタ３
２−１にセットする。

比較器２２−２及びレジスタ３２−２は次々回イベント
発生時刻検出回路１２−２で次々回イベント発生時刻（
ｔｉ＋２）が検出された際に、比較器２２−１と同様に
、それまでに得られた次回イベント発生時刻（ｔｉ＋１
）と次回チェックイベント発生時刻（ｔｃｉ＋１）とに
基づいてパルス幅チェックの比較判定処理を行ない、そ
の結果をレジスタ３２−２に格納するようになる。

尚、第２図の実施例にあっては、次々回イベント発生時
刻検出回路１２−２で次々回イベント発生時刻（ｔｉ＋
２）が検出されたときには、同時にイベント発生時刻検
出回路１０において、次回イベントフラグリづく新たな
イベント発生時刻（ｔｉ　）の検出が行なわれ、３回の
イベント発生が検出される毎に同様な処理を繰り返すこ
とになる。

次に、第２図の実施例によるパルス幅チェックの制御処
理を第３図のタイミングチャートを参照して説明する。

第３図のタイミングチャートは検証パルスとしてクロッ
クパルスを例にとっている。勿論、本発明の処理対象と
なるパルスはクロックパルスに限定されず、論理段別モ
デルで取り扱われるプリセットパルス（ＰＲ３）　、メ
モリのライトパルス（ＷＥ　＞あるいはクリアパルス（
ＣＬＲ）Ｗの各種のパルスが含まれる。

第３図において、まず■時刻でクロックがＬレベルから
Ｈレベルに立上がる状態変化が発生したとすると、この
クロックの状態変化がイベント変化状態判定制御回路２
４で判定され、立上がり変化であることから選択回路２
８はＨパルス基準値メモリ１４を選択してト１パルス基
準パルス幅（ΔＴｌ　＞を読出す。同時にイベント発生
時刻検出回路１０が現在時刻（ｔＣ）に入出力遅延値（
τｄ）を加えた時刻としてイベント発生時刻（ｔｉ）を
検出し、加算器１８−１で選択回路２８から得られたＨ
パルス基準パルス幅（ΔＴｌ　＞と加え合わせてチェッ
クイベント発生時刻（ｔｅ１）を詐出してレジスタ３０
−１に格納する。レジスタ３０−１に格納された最初の
チェックイベント発生時刻（ｔｃ１）はその後、チェッ
クイベント制御回路２６によりチェックイベントメモリ
２０にネット番号を指示アドレスとして°格納される。

このとき対応するチェックフラグＣＦ１即ち第３図（ｄ
）に示すＨパルス用の次回イベントフラグＡはＡ−０の
初期状態におかれている。

続いて、チェックイベント制御回路２６はチェックイベ
ントメモリ２０に格納された最初のチェックイベント発
生時刻（ｔｃ１）と現在時刻（ｔＣ＞との比較を行なっ
ており、両者が一致するとチェックイベントメモリ２０
に格納された最初のチェックイベント発生時刻（ｔｅ１
）を読出して比較器２２−１にセットする。この第１回
目のチェックイベント発生時刻（ｔＣ１）の時点では、
第３図に示すように、次の時刻■のイベントの変化が生
じていないことから、この場合、チェックイベント制御
回路２６はチェックイベントメモリ２０のチェックイベ
ント発生時刻（ｔｃ１）に対応したチェックフラグＣＦ
、即ち、第３図（ｄ）の次回イベントフラグＡをＡ＝Ｏ
にセットする。

次に、第３図の時刻■でクロックがＨレベルからＬレベ
ルに立下がる状態変化が発生すると、イベント変化状態
判定制御回路２４がこのイベント変化を判定し、立下が
り変化であることから選択回路２８によりＬパルス基準
値メモリ１６を選択させ、しパルス基準パルス幅（ΔＴ
２　）を読出させる。同時に次回イベント発生時刻検出
回路１２−１が時刻■におけるイベント変化の現在時刻
に入出力遅延時間（τｄ）を加算した次回イベント発生
時刻（Ｔ２）を検出して出力し、従って、加算器１２−
２で選択回路２８からのしパルス基準パルス幅（ΔＴ２
　＞と加算された次回チェックイベント発生時刻（ｔＣ
２）を算出してレジスタ３０−２に格納する。

レジスタ３０−２に格納された次回チェックイベント発
生時刻（ｔｃ２）は、その俊チェックイベントメモリ２
０にネット番号を指示アドレスとしてチェックフラグＣ
Ｆ（初期状態）と共に格納される。

また、次回イベント発生時刻検出回路１２−１で検出さ
れた次回イベント発生時刻（Ｔ２）は同時に比較器２２
−１に与えられ、比較器２２−１によって第３図の時刻
■〜■で生じたＨパルスのパルス幅の比較判定処理を行
なう。

即ち、比較器２２−１は最初のイベント発生時刻（ｔｉ
）とチェックイベント発生時刻（ｔｃ？＞とから基準パ
ルス幅（Ｔ１）を求め、また最初のイベント発生時刻〈
ｔ１）と次回イベント発生時刻（Ｔ２）とからＨパルス
の実パルス幅（Ｔ１２）を求め、この場合には基準パル
ス幅（ｔｉ）を実パルス幅（Ｔ１２）が満たしているこ
とから正常なパルス幅と判定し、レジスタ３２−１に対
する巽常フラグをｒＯＪにセットする。

以上の最初に得られたＨパルスのパルス幅チェックが終
了すると、チェックイベント制御回路２６はチェックイ
ベントメモリ２０に格納された次回チェックイベント発
生時刻（ｔｃ２）と現在時刻（ｔｃ　）との比較処理を
行なっており、両者が一致するとチェックイベントメモ
リ２０に格納している次回チェックイベント発生時刻（
ｔＣ２）に対応したチェックフラグＣＦ、即ち第３図の
（ｅ）に示す次回イベントフラグＢをＢ−０にセットす
る。

続いて、第３図の時刻■でクロックがＬレベルからＨレ
ベルに変化すると、イベント変化状態判定制御回路２４
でこの立上がり変化が判定され、選択回路２８によって
Ｈパルス基準値メモリ１４のＨパルス基準パルス幅（Δ
Ｔ１）が選択されて加粋器１８−１に与えられる。同時
にイベント発生時刻検出回路１０は３回目のイベント変
化についてイベント発生時刻（Ｔ３）を検出して加痒器
１８−１に出力し、両者の加算により求めた３回目のチ
ェックイベント発生時刻（ｔｃ３）をレジスタ３０−１
に格納し、その後チェックイベントメモリ２０に格納す
る。

同時に次回イベント発生時刻検出回路１２−２において
、同様にして次回イベント発生時刻（Ｔ３）が検出され
て比較器２２−２に与えられる。このとき比較器２２−
２の使方には、チェック制御回路２６において現在時刻
（ｔＣ）がチェックイベントメモリ２０の次回チェック
イベント発生時刻（ｔＣ２）に一致したときに読出され
た次回チェックイベント発生時刻（ｔｃ２）が与えられ
ていることから、比較器２２−１の場合と同様、次回イ
ベント発生時刻（ｔｉ）と次回チェックイベント発生時
刻（ｔＣ２）とに基づいて基準パルス幅（ΔＴ２　）を
求めると共に次回イベント発生時刻（Ｔ２）と次回イベ
ント発生時刻（Ｔ３）とに基づいてＬパルスの実パルス
幅（Ｔ２３）を求め、両者の比較によりＬパルス幅を比
較判定する。この場合、第３図から明らかなように、時
刻■から■のＬパルスの実パルス幅は基準パルス幅を満
たしていることから正常パルス幅と判定され、レジスタ
３２に対する異常フラグは「０」にセットされる。

以下、同様な処理の繰り返しによりイベント変化発生毎
にＨパルス及びＬパルスのパルス幅チェック処理が繰り
返し行なわれる。

次に、第３図の時刻■から■のＨパルスにあっては、Ｈ
パルスの実パルス幅がチェックイベント発生時刻に基づ
く基準パルス幅を満たしていないことから、この場合に
はチェックイベント制御回路２６でチェックイベント発
生時刻に現在時刻が達する前に次のイベント変化がイベ
ント変化状態判定制御回路２４から通知されたときに対
応するチェックフラグ、即ち第３図（ｄ）の次回イベン
トフラグＡをＡ＝１にセットし、現在時刻がチェックイ
ベント時刻に達したときの比較判定によりＨパルスの実
パルス幅が基準パルス幅より短いことによる異常パルス
であることを判定し、異常フラグを「１」にセットする
ようになる。

このような異常判定は第３図の時刻■から■で生じたし
パルスのパルス幅チェックについても同様であり、この
場合にも異常フラグが「１」にセットされる。

第４図は第２図の実施例における処理ステップ説明図で
ある。即ち、第４図の処理ステップは第３図のタイミン
グチャートに示すクロックの時刻■の立上がり及び時刻
■の立下がりのイベント変化に対する一連の処理を示し
ている。

即ち、時刻■で立上がりとなるイベント変化状態が判定
されると、Ｈパルス幅基準値の選択が行なわれ、基準値
メモリをリードする。続いて、時刻■で立下がりとなる
イベント変化状態が判定されると、同様にしパルス幅基
準値が選択されて基準値メモリがリードされる。続いて
チェックイベント時刻の算出が順次行なわれ、算出結果
がチェックイベントメモリに■込まれる。続いて、チェ
ックイベント時刻と現在時刻との比較が行なわれており
、両者が一致するとチェックイベントメモリに対しフラ
グセットが行なわれ、その後、次のイベント変化情報が
得られたときに最終的なしパルス幅又はＨパルス幅のパ
ルスチェックが行なわれる。

尚、時刻■で立下がりとなるイベント変化状態が判定さ
れると、チェックイベントメモリのチェックフラグを「
０」とするフラグセットが並列的に行なわれる。

尚、第２図の実施例にあっては、第１回目のイベント発
生時刻の検出及びチェックイベント発生時刻の算出系統
と、次回イベント発生時刻及び次回チェックイベント発
生時刻の算出系統との２系統を設けた場合を例にとるも
のであったが、現在時刻が算出されたチェックイベント
発生時刻に達するまでの間、複数回のイベント変化状態
を生ずるパルス幅異常の発生が予想される場合には、こ
れらの系統は必要に応じて所望の数だけ設けるようにし
ても良い。

また、Ｈパルス基準値メモリ１４及びしパルス基準値メ
モリ１６に格納される基準パルス幅は、論理設計モデル
の動作に要求されるパルス幅の最小値を記憶するもので
ある。

［発明の効果］ 以上説明してきたように本発明によれば、論理設計モデ
ルで使用される各種のパルスに対するパルス幅チェック
を論理シミュレーションとタイミングシミュレーション
の並列的な実行により高速で処理することができ、詳細
遅延値を用いたシミュレーションであることからクリテ
ィカルなタイミング検証を可能にして論理設計の信頼度
を高めると共に、論理設計モデルに基づくテストパター
ン作成時に信頼度の高い有効パターンの作成を可能にし
て歩留りを上げることができる。

【図面の簡単な説明】

第１図は本発明の原理説明図： 第２図は本発明の実施例構成図： 第３図は本発明のタイミングチャート；第４図は本発明
の処理ステップ説明図である。 図中、 １０：イベント発生時刻検出部 １２：次回イベント発生時刻検出部 １２−１：次回イベント発生時刻検出回路１２−２：次
々回イベント発生時刻検出回路１４：Ｈパルス基準値記
憶部 １６：Ｌパルス基準値記憶部 １８：加算部 １８−１．１８−２：加簿器 ２０：チェックイベント記憶部 ２２：比較部 ２２−１．２２＝２＝比較器 ２４：イベント変化状態判定制御回路 ２６：チェックイベント制御回路 ２８二選択回路

Claims (2)

【特許請求の範囲】
1. （１）論理演算の基本単位となる基本プリミティブの定
   義に基づいて作成された論理設計モデルを対象に論理シ
   ミュレーション及びタイミングシミュレーションを並列
   的に実行するシミュレーション装置に於いて、 前記論理設計モデルで取扱われる適宜の検証パルスの状
   態変化毎にイベント発生時刻（ｔｉ）を検出するイベン
   ト発生時刻検出部（１０）と；前記イベント発生時刻（
   ｔｉ）に続く前記検証パルスの状態変化に基づいて次回
   イベント発生時刻（ｔｉ＋１）を検出する次回イベント
   発生時刻検出部（１２）と； 前記イベント発生時刻検出部（１０）で検出されたイベ
   ント発生時刻（ｔｉ）にＨパルス基準値記憶部（１４）
   又はＬパルス基準値記憶部（１６）から発生イベントの
   変化状態に応じて選択的に読出されたＨパルス基準パル
   ス幅（ΔＴ１）又はＬパルス基準パルス幅（ΔＴ２）を
   加算してチェックイベント発生時刻（ｔｃｉ）を算出す
   る加算部（１８）と；該加算部（１８）で算出されたチ
   ェックイベント発生時刻（ｔｃｉ）を記憶するチェック
   イベント記憶部（２０）と； 前記次回イベント発生時刻（ｔｉ１）が検出された際に
   、前記チェックイベント記憶部（２０）のチェックイベ
   ント発生時刻（ｔｃｉ）を読出して前記イベント発生時
   刻（ｔｉ）とにより決まる基準パルス幅（Ｔｉ）を求め
   、該基準パルス幅（Ｔｉ）を前記イベント発生時刻（ｔ
   ｉ）と次回イベント発生時刻（ｔｉ１）とで決まる実パ
   ルス幅（Ｔｉ、ｉ１）が満たしているか否か比較判定す
   る比較部（２２）と； を設けたことを特徴とするシミュレーション装置のパル
   ス幅チェック方式。
2. （２）前記イベント発生時刻検出部（１０）及び次回イ
   ベント発生時刻検出部（１２）のそれぞれは、検証パル
   スの状態変化を検出した現在時刻（ｔｃ）に詳細遅延値
   に基づく入出力遅延時間（τｄ）を加えた時刻をイベン
   ト発生時刻（ｔｉ、ｔｉ＋１）として検出することを特
   徴とする請求項１記載のシミュレーション装置のパルス
   幅チェック方式。