JPH0282295A - マトリクス表示装置のデータドライバ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 液晶、ＥＬ等の表示媒体を直交配置したデータバスとス
キャンバスとの間に介在して設けたマトリクス表示パネ
ルに、データ電圧を印加する為のマトリクス表示装置の
データドライバに関し、白黒表示等の為の順次サンプリ
ングと、カラー表示の為のＲ，Ｇ、Ｂ信号の同時サンプ
リングとの何れにも適用可能とし、且つシフトレジスタ
の動作速度を低減して、消費電力の低減化及び構成の低
価格化を図ることを目的とし、 データバスとスキャンバスとを直交して配置したマトリ
クス表示パネルの前記データバスにデータ電圧を印加す
るマトリクス表示装置のデータドライバに於いて、シフ
トクロック信号に従ってシフトデータを順次シフトする
シフトレジスタと、前記データバス対応に表示データを
サンプリングして前記データ電圧を出力するサンプルホ
ールド回路と、前記シフトレジスタの出力信号を３分岐
し、３個の制御信号により選択して、前記サンブルホー
ルド回路に加えるサンプリングタイミング信号とするタ
イミング選択回路とを設けて構成した。

〔産業上の利用分野〕

本発明は、液晶、ＥＬ等の表示媒体を直交配置したデー
タバスとスキャンバスとの間に介在して設けたマトリク
ス表示パネルに、データ電圧を印加する為のマトリクス
表示装置のデータドライバに関するものである。

現在、市販されている小型液晶カラーテレビ受像機に於
いては、直交配置したデータバスとスキャンバスとの間
に液晶を封入し、且つカラーフィルタを設けたマトリク
ス表示パネルが使用されている。このようなマトリクス
表示パネルは、表示容量の増大と大型化とが期待されて
おり、又コンピュータの表示端末装置としての適用も考
えられている。従って、各種の用途に対して表示品質を
確保できるデータドライバが必要となる。

〔従来の技術〕

ＮＴＳＣ規格によるビデオ信号は、例えば、第１３図に
示すように、輝度信号と色差信号と同期信号とが複合さ
れた信号であり、このビデオ信号を分離、復調すると、
例えば、第１４図に示すような同期信号ＳＹＮと、Ｒ（
赤）、Ｇ（緑）、Ｂ（青）の輝度信号とに分離される。

そして、Ｒ十〇＋Ｂで示すよう場合には、白色表示とな
る。又コンピュータ等から出力されるビデオ信号は、文
字或いはグラフィック表示を行うものであり、通常は第
１２図に示すように、同期信号ＳＹＮとＲＧ、Ｂ信号と
からなるものである。

液晶表示パネルのようなマトリクス表示パネルを用いた
場合は、同期信号ＳＹＮに従ってスキャンバスを順次走
査し、１走査期間内のＲ，Ｇ、Ｂ信号をサンプルホール
ドしたデータ電圧をデータバスに印加するもので、第１
５図はデータ電圧を出力する為の従来例のデータドライ
バの要部ブロック図を示す。同図に於いて、７１−１〜
７１−ｎはサンプリングスイッチ、７２−２〜７２−ｎ
はホールド用のコンデンサ、７４はシフトレジスタ、７
５はサンプルホールド回路、７６はレベルコンバータ、
７７はアナログバッファ回路、７８−１〜７８−ｎはバ
ッファ回路、３１〜Ｓｎはシフトレジスタ７４の出力信
号、Ｑ１〜Ｑｎはマトリクス表示パネルのデータバスに
接続される出力端子、ＳＩはシフトデータ、ＣＬＫはシ
フトクロック信号、ｏｇはエネーブル信号、Ｖｌｌｌｌ
はＯＶ等の電源の電圧である。

シフトレジスタ７４はシフトデータＳｌをシフトクロツ
タ信号ＣＬＫに従って順次シフトし、その出力信号３１
〜Ｓｎをレベルコンバータ７６を介してサンプルホード
回路７５のサンプリングタイミング信号とし、入力され
たＲ、Ｇ、Ｂ信号をサンプリングスイッチ７１−１〜７
１−ｎによりサンプリングし、コンデンサ７２−１〜７
２−ｎによりホールドし、アナログバッファ回路７７を
介して１ライン分同時に出力端子Ｑ１〜Ｑｎから出力し
て、マトリクス表示パネルのデータバスに印加する。

第１６図はＲ，Ｇ、Ｂ信号と、シフトレジスタ７４の出
力信号Ｓ１．Ｓ２．Ｓ３．　　・・・との関係を示し、
シフト出力信号は順次サンプルホールド回路７５に加え
られるから、Ｒ，Ｇ、Ｂ信号は丸印の時点のレベルがサ
ンプルホールドされ、ホールド出力に従ったデータ電圧
が出力される。

〔発明が解決しようとする課題〕

データバスとスキャンバスとを直交配置した液晶表示パ
ネルやＥＬ表示パネル等のマトリクス表示パネルを備え
た表示装置を、コンピュータ等の表示端末装置として使
用する場合、表示データの１ドツトを、Ｒ，Ｇ、Ｂの３
画素に対応させることになる。その場合、第１７図のＲ
ＧＢで示す表示データを、時刻ｔｌ、ｔ２．ｔ３のシフ
ト出力信号３１．Ｓ２，３３に従って順次Ｒ，Ｇ、　Ｂ
信号をサンプルホールドし、それらをＲ，Ｇ、Ｂの３画
素に対応させて表示することになる。

しかし、表示データＲＧＢは、伝送経路の静電容量等に
より、ＲＧＢ“で示すように波形錬りが生じるものであ
り、それによって、時刻ｔ１にＲ信号をシフト出力信号
Ｓ１に従ってサンプルホールドすると、波形錬りの部分
をサンプリングすることになるから、表示データの正確
なサンプリングができないことになる。

このような欠点を除（為には、伝送経路の静電容量を急
速に充放電できるような電流容量の大きい出力部を設け
れば良いことになるが、消費電力が増大する欠点が生じ
る。

又第１８図に示すように、同時サンプリングを行うデー
タドライバも知られている。即ち、シフトレジスタ８４
のシフト出力信号により、サンプルホールド回路８５の
３個のサンプリングスイッチを同時に動作させて、Ｒ，
Ｇ、Ｂ信号を同時にサンプルホールドし、アナログバッ
ファ回路８７を介して出力端子Ｑ１．Ｑ２．　　・・か
ら図示を省略したマトリクス表示パネルのデータバスに
データ電圧を印加するものである。

しかし、サンプルホールド回路８５に於いて、Ｒ，Ｇ、
Ｂ信号を同時にサンプリングすることが可能となって、
前述の波形錬りによる問題を解決できたとしても、表示
容量が小さい表示パネルを用いた場合には、サンプリン
グタイミング間隔が大きくなることから、表示解像度が
低下することになる。

前述のように、従来例のマトリク表示装置のデータドラ
イバは、順次サンプリングか同時サンプリングかの何れ
かの構成を有するものであり、順次サンプリング構成の
場合は、波形錬りの影響により表示品質が低下し、又同
時サンプリング構成の場合は、比較的表示容量が小さい
構成の表示パネルを用いて動画等を表示する時に、解像
度の低下が問題となる。

又順次サンプリングの場合には、マトリクス表示パネル
のデータバス対応のビット長のシフトレジスタを必要と
するもので、表示容量を大きくするに従ってシフトレジ
スタのビット長を長くする必要があると共に、動作速度
を高くする必要があり、高価となる欠点があった。

本発明は、順次サンプリングと同時サンプリングとの何
れにも適用可能とし、且つシフトレジスタの動作速度を
低減して、消費電力の低減化及び構成の低価格化を図る
ことを目的とするものである。

〔課題を解決するための手段〕

本発明のマトリクス表示装置のデータドライバは、第１
図を参照して説明すると、データバス１とスキャンバス
２とを直交配置した液晶、ＢＬ等のマトリクス表示パネ
ル３のデータバス１に、データ電圧を印加するデータド
ライバに於いて、シフトクロック信号に従ってシフトデ
ータを順次シフトするシフトレジスタ４と、データバス
１対応に表示データをサンプリングしてデータ電圧を出
力するサンプルホールド回路５と、シフトレジスタ４の
出力信号を３分岐し、３個の制御信号により選択して、
サンプルホールド回路５に加えるす゛ンブリングタイミ
ング信号とするタイミング選択回路６とを設けて構成し
たものであり、サンプルホールド回路５からマトリクス
表示パネル３のデータバスＩに対しては、アナログバッ
ファ回路７を介してデータ電圧が加えられ、又マトリク
ス表示パネル３のスキャンバス２に対しては、スキャン
ドライバ８からスキャンパルスが順次加えられる。

〔作　用〕

タイミング選択回路６は、アンド回路やラッチ回路によ
り構成することができるものであり、アンド回路により
構成した場合、３個の制御信号を総てｍｌ”とすること
により、サンプルボールド回路５に加えられるＲ、Ｇ、
Ｂ信号を同時にサンプリングすることができる。又３個
の制御信号のタイミングを設定することにより、シフト
レジスタ４の出力信号を３個のタイミングに分割したサ
ンプリングタイミング信号を形成することができるから
、Ｒ，Ｇ、Ｂ信号の順次サンプリングを行うことができ
る。

〔実施例〕

以下図面を参照して本発明の実施例について詳細に説明
する。

第２図は本発明の一実施例の要部ブロック図であり、１
１−１〜１１−ｎはトランジスタ等からなるサンプリン
グスイッチ、１２−１〜１２−ｎはホールド用のコンデ
ンサ、１３−１〜１３−ｎはアンド回路、１４はシフト
レジスタ、１５はサンプルホールド回路、１６はタイミ
ング選択回路１７はアナログバッファ回路、１８−１〜
１８−ｎはバッフ１回路、Ｓｔはシフトデータ、ＣＬＫ
はシフトクロック信号、８１〜Ｓｍはシフト出力信号、
ＲＥＮ、ＧＥＮ、ＢＥＮはイネーブル信号、Ｑ１〜Ｑｎ
は出力端子である。

タイミング選択回路１６に加える３個のイネーブル信号
ＲＥＮ、ＧＥＮ、ＢＥＮが第１図に於ける制御信号に相
当し、例えば、イネーブル信号ＲＥＮ、ＣＥＮ、ＢＥＮ
を総て１”とすると、シフトレジスタ１４の例えばシフ
ト出力信号Ｓ１がタイミング選択回路１６に加えられた
時、３個のアンド回路１３−１．１３−２．１３−３の
出力信号が同時に“１”となり、サンプルホールド回路
１５の３個のサンプリングスイッチ１１−１゜１１−２
．１１−３が同時にオンとなるから、ＲＧ、　Ｂ信号は
同時にサンプリングされ、コンデンサ１２−１．１２−
２．１２−３にホールドされる。

又シフトレジスタ１４の例えばシフト出力信号Ｓ１がタ
イミング選択回路１６に加えられた時、３個のイネーブ
ル信号ＲＥＮ、ＧＥＮ、ＢＥＮを順次“１″とすると、
サンプルホールド回路１５の３個のサンプリングスイッ
チ１１−１．１１−２．１１−３は順次オンとなるから
、Ｒ，Ｇ、Ｂ信号は順次サンプリングされることになる
。

第３図は動作説明図であり、第２図に於ける符号と同一
符号は同一名称の信号の一例を示す。シフトレジスタ１
４に加えられたシフトデータ３１は、シフトクロック信
号ＣＬＫに従って順次シフトされてシフト出力信号３１
．Ｓ２．Ｓ３．　　・・・となる。

又イネーブル信号ＲＥＮ、ＧＥＮ、ＢＥＮを、■シフト
クロック信号周期Ｔ内で図示のように、順次“１”とす
ると、サンプルホールド回路１５に加えられるサンプリ
ングタイミング信号は、シフト出力信号Ｓ１がタイミン
グ選択回路１６に加えられている時、ＩＲ，ＩＧ、ＩＢ
の実線で示すものとなり、又シフト出力信号Ｓ２が加え
られている時は、２Ｒ，２Ｇ、２Ｂの実線で示すものと
なる。従って、Ｒ，Ｇ、Ｂ信号は順次サンプリングされ
ることになる。

又３個のイネーブル信号ＲＥＮ、ＧＥＮ、ＢＥＮを総て
“１″とすると、前述のように、タイミング選択回路１
６は、シフトレジスタ１４のシフト出力信号３１．Ｓ２
．　　・・・を、そのまま３分岐して出力することにな
り、例えば、シフト出力信号Ｓ１がタイミング選択回路
１６に加えられた時、ＩＲ，ＩＧ、１Ｂの点線で示すサ
ンプリングタイミング信号がサンプルホールド回路１５
に加えられ、Ｒ，Ｇ、Ｂ信号は同時サンプリングされる
ことになる。次のシフト出力信号Ｓ２が加えられた時も
同様にして、２Ｒ，２Ｇ、２Ｂの点線で示すサンプリン
グタイミング信号が出力されるから、Ｒ，Ｇ、Ｂ信号は
同時サンプリングされることになる。

従って、順次サンプリングと同時サンプリングとの何れ
にも適用可能となり、且つシフトレジスタ１４０ビツト
長は、マトリクス表示パネルのデータバス数の１／３で
済むことになり、従来例に比較して、シフトレジスタ１
４の動作速度はｌ／３の低速で良いものとなるから、廉
価なシフトレジスタを使用することが可能となる。

第４図は本発明の他の実施例の要部ブロック図であり、
第２図と同一符号は同一部分を示し、タイミング選択回
路１６Ａをトランジスタ等からなるスイッチ１９−１〜
１９−ｎにより構成し、且つサンプルホールド回路を、
サンプル回路１５ａとホールド回路１５ｂとに分離し、
それらの間にタイミング選択回路１６Ａを設けた場合を
示す。

シフトデータＳｌをシフトクロック信号ＣＬＫによって
シフトしたシフトレジスタ１４のシフト出力信号８１〜
Ｓｍは、３分岐されてサンプル回路１５ａに加えられ、
サンプル回路１５ａのサンプリングスイッチ１１−１〜
１１−ｎは、３個毎にオンとなり、Ｒ，Ｇ、Ｂ信号を同
時にサンプリングしてタイミング選択回路１６Ａに加え
ることになる。

タイミング選択回路１６Ａでは、イネーブル信号ＲＥＮ
、ＧＥＮ、ＢＥＮによってスイッチ１９−１〜１９−ｎ
のオン、オフが制御されるから、例えば、シフト出力信
号Ｓ１によりＲ，Ｇ、Ｂ信号をサンプリングスイッチ１
１−１〜１１−３によって同時サンプリングし、イネー
ブル信号ＲＥＮ、ＧＥＮ、ＢＥＮを同時に“１”とする
と、スイッチ１９−’１〜１９−３が同時にオンとなり
、ホールド回路１５ｂのコンデンサ１２−１〜１２−３
にホールドされる。即ち、Ｒ，Ｇ、Ｂ信号の同時サンプ
リングが行われることなる。

又イネーブル信号ＲＥＮ、ＧＥＮ、ＢＥＮを順次“１”
とすると、スイッチ１９−１〜１９−３は順次オンとな
るから、サンプル回路１５ａのサンプリングスイッチ１
１−１−１１−３により同時にサンプリングされたＲ、
　Ｇ、　Ｂ信号は、順次サンプリングされて、ホールド
回路１５ｂのコンデンサ１２−１〜１２−３にホールド
される。即ち、Ｒ，Ｇ、Ｂ信号の順次サンプリングが行
われることになる。

第５図は本発明の更に他の実施例の要部ブロック図であ
り、２１−１〜２１−ｎはサンプリングスイッチ、２２
−１〜２２−ｎはホールド用のコンデンサ、２３−１．
２３−２．２３−３はラッチ回路、２４はシフトレジス
タ、２５はサンプルホールド回路、２６はタイミング選
択回路、２７はアナログバッファ回路、２８−１〜２８
−ｎはバッファ回路、Ｓｔはシフトデータ、ＣＬＫはシ
フトクロック信号、ＳＬ−５ｍはシフト出力信号、ＲＬ
、ＧＬ、ＢＬはラッチ信号、Ｑｌ”Ｑｎは出力端子であ
る。

シフトレジスタ２４と、サンプルホールド回路２５と、
アナログバッファ回路２７とは、前述の各実施例に於け
る構成と同様であるが、タイミング選択回路２６がラッ
チ回路２３−１〜２３−３により構成されており、３個
のラッチ信号ＲＬ。

ＧＬ、ＢＬが第１図に於ける３個の制御信号に相当した
ものとなる。

タイミング選択回路２６のラッチ回路２３−１〜２３−
３は、シフトレジスタ２４のシフト出力信号８１〜Ｓｍ
を、ラッチ信号ＲＬ、　ＧＬ、　ＢＬに従ってラッチし
、出力端子Ｑからサンプルホールド回路２５にサンプリ
ングタイミング信号として加えるものである。それによ
って、Ｒ，Ｇ、Ｂ信号がサンプリングスイッチ２１−１
〜２１−ｎによってサンプリングされ、コンデンサ２２
−１〜２２−ｎにホールドされて、バッファ回路２８−
１〜２８−ｎを介して出力端子Ｑ１〜Ｑｎから図示を省
略したマトリクス表示パネルのデータバスにデータ電圧
を印加することになる。

ラッチ信号ＲＬ、ＧＬ、ＢＬが同時にタイミング選択回
路２６に加えられると、例えば、シフト出力信号Ｓ１は
ランチ回路２３−１〜２３−３に同時にラッチされ、出
力端子Ｑからのサンプリングタイミング信号により、サ
ンプルホールド回路２５のサンプリングスイッチ２１−
１〜２１−３が同時にオンとなって、Ｒ，Ｇ、Ｂ信号の
同時サンプリングが行われる。

又ラッチ信号ＲＬ、ＧＬ、ＩＬＬが順次加えられると、
例えば、シフト出力信号Ｓ１は、ラッチ回路２３−１に
ラッチされた後、ラッチ回路２３−２にラッチされ、更
にその後にラッチ回路２３−３にラッチされる。即ち、
シフト出力信号Ｓ１は３個の異なるタイミングでラッチ
回路２３−１〜２３−３にそれぞれう・ンチされる力）
ら、サンプルホ−ルド ンプリングタイミング信号が加えられることになり、Ｒ
，Ｇ，Ｂ信号の順次サンプリングが行われる。

第６図は第５図に於ける順次サンプリングの動作説明図
であり、第５図に於ける符号と同一符号は同一名称の信
号の一例を示す。シフトデータＳＩはシフトクロック信
号ＣＬＫに従って順次シフトされ、シフト出力信号Ｓｔ
，Ｓ２，Ｓ３，　　・・・が順次出力される。又３個の
ランチ信号ＲＬ。

ＧＬ．ＢＬが異なる位相で加えられると、それに対応し
てラッチ回路２３−１〜２３−３に順次ラッチされるか
ら、ラッチ回路２３−１〜２３−３の出力端子Ｑからは
、シフト出力信号Ｓ１に対応してＩＲ，ＩＣ，ＩＢに示
すように順次出力され、又シフト出力信号Ｓ２に対応し
て２Ｒ，２Ｇに示すように順次出力される。従って、サ
ンプルホールド回路２５に於いては、Ｒ，Ｇ、Ｂ信号の
順次サンプリングが行われる。

第７図は第５図に於ける同時サンプリングの動作説明図
であり、第５図に於ける符号と同一符号は同一名称の信
号の一例を示す。シフトデータＳ■、シフトクロック信
号ＣＬＫ、シフト出力信号Ｓｌ、Ｓ２．Ｓ３．　　・・
・は第６図に示す場合と同一であるが、ランチ信号ＲＬ
、ＧＬ、ＢＬが同一位相でタイミング選択回路２６に加
えられる。

従って、シフト出力信号ＳＬ、Ｓ２，３３．　　・・・
は、同時にランチ回路２３−１〜２３−３にラッチされ
ることになり、出力端子Ｑからは、シフト出力信号Ｓｔ
、３２．　　・・に対応して、ＩＲ。

ＩＧ、ＩＢ、２Ｒ，２Ｇ、　　・・のように出力される
から、Ｒ，Ｇ、Ｂ信号の同時サンプリングが行われる。

第８図は順次サンプリング表示の表示装置のブロック図
であり、マトリクス表示パネル３０は、例えば、２４３
Ｘ２４０の白黒マトリクス表示パネルであり、３１はデ
ータバス、３２はスキャンバス、３３はトランジスタ等
のスイッチング素子、３４は液晶等からなる表示素子、
３５は同期分離回路、３６は色差信号トラップ、３７は
バッファ増幅器、３８はタイミング制御回路、３９はス
キャンドライバ、４０−１〜４０−３はデータドライバ
である。

データドライバ４０−１〜４０−３は、それぞれ、第２
図、第４図或いは第５図に示す構成を有し、マトリクス
表示パネル３０の２４３本のデータバス３１を、各デー
タドライバ４０−１〜４０−３は８１本充分担すること
になる。又各データドライバ４０−１〜４０−３のシフ
トレジスタは直列的に接続されて、シフトデータＳＩが
シフトクロック信号ＣＬＫに従ってシフトされる。

又ビデオ信号は同期分離回路３５に加えられ、分離され
た同期信号ＳＹＮはタイミング制御回路３８に加えられ
て、シフトデータＳｌ、シフトクロック信号ＣＬＫ、イ
ネーブル信号やラッチ信号等の制御信号Ｃ３１，Ｃ３２
，Ｃ３３、スキャンデータＳＤ、スキャンクロック信号
ＳＣＮ等が出力される。文色差信号トラップ３６に於い
て、ビデオ信号から３．５８ＭＨｚのトラップにより色
信号を抜き取ることにより、白黒の輝度信号とし、バッ
ファ増幅器３７を介してデータドライバ４０１〜４０−
３に加える。この場合、Ｒ，Ｇ、Ｂ信号を加える端子を
共通に接続して輝度信号を加える構成とすることになる
。

又スキャンドライバ３９は、スキャンデータＳＤをスキ
ャンクロック信号ＳＣＮに従ってシフトし、そのシフト
出力信号によりスキャンバス３２に順次スキャンパルス
を加えるものであり、そのスキャンパルスに同期して、
データドライバ４０−１〜４０−３から１ライン分のデ
ータ電圧が出力されて、マトリクス表示パネル３０のデ
ータバス３１に加えられる。

データドライバ４０−１〜４０−３のタイミング選択回
路を第２図又は第４図に示す構成とした場合、タイミン
グ制御回路３８からの制御信号Ｃ３１、Ｃ３２，Ｃ３３
をイネーブル信号ＲＥＮ。

ＧＥＮ、ＢＥＮとし、第３図に示すように、それぞれ位
相が異なる信号とすることにより、バッファ増幅器３７
からの輝度信号は、順次サンプリングされることになる
。又タイミング選択回路を第５図に示す構成とした場合
、タイミング制御回路３８からの制御信号Ｃ３Ｉ、Ｃ３
２，Ｃ３３をラッチ信号ＲＬ、ＧＬ、ＢＬとし、第６図
に示すように、それぞれ位相が異なる信号とすることに
より、バッファ増幅器３７からの輝度信号は、順次サン
プリングされることになる。

白黒テレビ受像機の場合、Ｒ，Ｇ、Ｂの３ドツト分を同
時にサンプリングすると、解像度が低下することになる
が、前述のように、順次サンプリングにより解像度を低
下させることなく、表示することができる。

第９図は同時サンプリング表示の表示装置のブロック図
であり、４１はデータバス、４２はスキャンバス、４３
はトランジスタ等のスイッチング素子、４４は表示素子
、４５はマトリクス表示パネル、４７はバッファ増幅器
、４８はタイミング制御回路、４９はスキャンドライバ
、５０−１〜５０−３はデータドライバである。マトリ
クス表示パネル４５は、例えば、３２０Ｘ２００Ｘ３の
表示容量を有し、Ｒ，Ｇ、Ｂ画素がストライプ状に配列
されてカラー表示を行う構成の場合、各データドライバ
５０−１〜５０−３は、３２０本のデータバス４１を分
担することになる。

又コンピュータ等からＲ，Ｇ、Ｂ信号と同期信号ＳＹＮ
とが入力され、タイミング制御回路４８から、同期信号
ＳＹＮに従って、シフトデータＳＩ、シフトクロック信
号ＣＬＫ、制御信号Ｃ８、スキャンデータＳＤ、スキャ
ンクロツタ信号ＳＣＮ等が出力される。又バッファ増幅
器４７からのＲ，Ｇ、Ｂ信号がデータドライバ５０−１
〜５０−３に加えられる。又スキャンドライバ４９から
マトリクス表示パネル４５のスキャンバス４２にスキャ
ンパルスが加えられ、それに同期してデータドライバ５
０−１〜５０−３からデータ電圧がデータバス４１に加
えられる。

データドライバ５０−１〜５０−３は、それぞれ、第２
図、第４図或いは第５図に示す構成を有し、それぞれの
シフトレジスタは直列的に接続されて、シフトデータＳ
Ｉをシフトクロック信号ＣＬＫに従ってシフトすること
になる。又タイミング制御信号４Ｂからの制御信号ＣＳ
は、データドライバ５０−１〜５０−３のタイミング選
択回路が第２図又は第４図に示す構成の場合、同一位相
のイネーブル信号ＲＥＮ、ＧＥＮ、ＢＥＮに相当し、第
５図に示す構成の場合、同一位相のラッチ信号ＲＬ、Ｇ
Ｌ、ＢＬに相当するものとなる。

従って、データドライバ５０−１〜５０−３に於いては
、Ｒ，Ｇ、Ｂ信号を同時サンプリングすることになり、
Ｒ，Ｇ、Ｂ信号の伝送経路に於ける静電容量等による波
形錬りの問題を解決して、マトリクス表示パネル４５に
カラー表示を行うことができる。

第１０図は、マトリクス表示パネル５５のデータバスを
両側に導出して、それぞれデータドライバ６０−１〜６
０−に＋１によってデータ電圧を印加する分割駆動表示
の表示装置のブロック図を示し、５６はタイミング制御
回路、５７はスキャンドライバである。コンピュータ等
からのＲ，ＧＢ倍信号データドライバ６０−１〜６０−
に＋１に加えられ、又同期信号ＳＹＮがタイミング制御
回路５６に加えられ、タイミング制御回路５６からシフ
トクロック信号ＣＬＫＡ、ＣＬＫＢ、制御信号Ｃ３Ａ、
Ｃ３Ｂ、シフトデータＳｌ、スキャンデータＳＤ、スキ
ャンクロツタ信号ＳＣＮ等が出力される。

データドライバ６０−１〜６０−に＋１は、前述の第２
図、第４図或いは第５図に示す構成を有し、奇数番のデ
ータドライバ６０−１．６０−３、・・・６０−にのシ
フトレジスタは直列的に接続されて、シフトデータＳｌ
をシフトクロック信号ＣＬＫＡに従って順次シフトし、
同様に、偶数番のデータドライバ６０−２．６０−４．
　　・・・６０−に＋１のシフトレジスタも直列的に接
続されて、シフトデータＳｌをシフトクロック信号ＣＬ
ＫＢに従って順次シフトする。

又Ｒ，Ｇ、　Ｂ信号は、第２図、第４図或いは第５図に
示す構成と対応させると、奇数番のデータドライバ６０
−１．６０−３．　　・・・６０−には、Ｒ−４Ｒ，Ｇ
−４８，Ｂ−４Ｇの関係に、又偶数番のデータドライバ
６０−２．６０−４．　　・・・６０−に＋１は、Ｒ→
Ｇ、Ｇ−Ｒ，Ｂ−４Ｂの関係になるように接続される。

又シフトレジスタのシフト出力信号と、タイミング制御
回路５６からの制御信号Ｃ３Ａ、Ｃ３Ｂとにより、デー
タドライバ６０−１〜６０−に＋１に於けるサンプリン
グタイミング信号が形成されて、Ｒ，Ｇ、Ｂ信号のサン
プリングが行われ、スキャンドライバ５７からのスキャ
ンパルスに同期して、マトリクス表示パネル５５のデー
タバスにデータ電圧が印加される。

マトリクス表示パネル５５は、データバスとスキャンバ
スとの交点のＲ，Ｇ、　Ｂ画素が丸印内で示すように配
列され、データバスが交互に両側へ導出されていること
により、例えば、奇数番のデータドライバ６０−１．６
０−３．　　・・・６〇−にでは、Ｒ，Ｂ、Ｇ、Ｒ，Ｂ
、Ｇの順序に配列した画素対応のデータバスにデータ電
圧を印加することになり、偶数番のデータドライバ６０
−２゜６０−４．　　・・・６０−に＋ｌでは、Ｇ、Ｒ
，ＢＧ、Ｒ，Ｂの順序に配列した画素対応のデータバス
にデータ電圧を印加することになる。

データドライバ６０−１〜６０−に＋１が、第２図に示
す構成を有する場合、奇数番のデータドライバ６０−１
．６０−３．　　・・・６０−には、制御信号Ｃ３Ａを
イネーブル信号ＢＥＮとし、制御信号Ｃ３Ｂをイネーブ
ル信号ＲＥＮ、ＧＥＮとする。又偶数番のデータドライ
バ６０−２．６０−４．・・・６０−に＋１は、制御信
号Ｃ３ＡをイネーブルＲＥＮとし、制御信号Ｃ３Ｂをイ
ネーブル信号ＧＥＮ、ＢＥＮとする。

第１１図は第１０図の制御タイミングの説明図であり、
データドライバ６０−１〜６０−に＋１のタイミング選
択回路を、前述のように、第２図又は第４図に示す構成
とした場合を示す。即ち、シフトレジスタにタイミング
制御回路５６からシフトデータＳｌが加えられ、シフト
クロック信号ＣＬＫ　（ＣＬＫＡ、ＣＬＫＢ）に従って
シフトされ、Ｓｌ、Ｓ２に示すように、シフトクロック
信号ＣＬＫに従ってシフト出力信号が得られる。又制御
信号Ｃ３Ａ、Ｃ３Ｂが図示のように出力されると、デー
タドライバ６０−１に於いては、シフト出力信号Ｓ１と
制御信号Ｃ３Ｂ　（ＲＥＮ、ＧＥＮ）（第２図参照）と
が“１”であるから、アンド回路１３−１．１３−２の
出力信号が“１”となり、Ｒ−Ｒ，Ｇ−Ｂの関係の接続
となっているから、Ｒ，Ｂ信号がサンプリングされるこ
とになる。

又データドライバ６０−２に於いては、シフト出力信号
Ｓ１と制御信号Ｃ３Ｂ　（ＲＥＮ）（第２図参照）とが
“１”であるから、アンド回路１３−１の出力信号が“
１”となり、Ｒ−Ｇの関係の接続となっているから、Ｇ
信号がサンプリングされる。即ち、入力されたＲ、　Ｇ
、　Ｂ信号がＴ１のサンプリングタイミング信号（ＩＲ
，ＩＣ，ＩＢ）によって同時サンプリングされる。従っ
て、データドライバ６０−１からＲ，Ｂの画素、データ
ドライバ６０−２からＧの画素に対するデータ電圧が印
加されることになる。

次に制御信号Ｃ３Ａが“１”となるから、データドライ
バ６０−１に於いては、イネーブル信号ＢＥＮが“１”
になったことに相当し、アンド回路１３−３の出力信号
力び１”となり、Ｂ→Ｇの関係の接続となっているから
、Ｇ信号がサンプリングされる。又データドライバ６０
−２に於いては、イネーブル信号ＧＥＮ、ＢＥＮがｌ”
になったことに相当し、アンド回路１３−２．１３−３
の出力信号が“１”となり、Ｇ−Ｒ，Ｂ−Ｂの関係の接
続となっているから、Ｒ，Ｂ信号がサンプリングされる
。即ち、入力されたＲ、Ｇ、Ｂ信号が、第１１図に於け
るＴ２のサンプリングタイミング信号（２Ｒ，２Ｇ、２
Ｂ）によって同時サンプリングされる。以下同様にして
、シフト出力信号Ｓｌ、Ｓ２．　　・・・と制御信号Ｃ
３Ｂ、Ｃ３Ａとに対応したサンプリングタイミング信号
Ｔ２、Ｔ３．Ｔ４により、奇数番のデータドライバと偶
数番のデータドライバとに於いてＲ，Ｇ、Ｂ信号が同時
サンプリングされる。

第１２図は第１０図の制御タイミング説明図であり、デ
ータドライバ６０−１〜６０−に＋１のタイミング選択
回路を、第５図に示す構成とした場合を示す。即ち、タ
イミング制御回路５６からのシフトデータＳｌがシフト
クロック信号ＣＬＫ（ＣＬＫＡ、ＣＬＫＢ）に従ってシ
フトレジスタにシフトされ、シフト出力信号Ｓ１．Ｓ２
．　　・・・が出力される。又制御信号Ｃ３Ｂ、Ｃ３Ａ
がラッチ信号としてデータドライバ６０−１〜６０−に
＋１のラッチ回路に加えられる。この場合、第５図に於
けるＲ、Ｇ、Ｂ信号の入力端子と、ラッチ信号ＲＬ、Ｇ
Ｌ、ＢＬの入力端子とは、第１１図について説明した場
合と同様の関係で、奇数番のデータドライバ６０−１．
６０−３．　　・・・６０−にと、偶数番のデータドラ
イバ６０−２６０−４．　　・・・６０−に＋１とに於
ける入力端子の接続が行われている。

従って、シフト出力信号Ｓ１が“１”の時、制御信号Ｃ
３Ｂ　（ラッチ信号）が“ｌ”となると、奇数番のデー
タドライバ６０−１では、Ｃ３Ｂ＝ＲＬ＝ＧＬの関係で
あるから、ラッチ回路２３−１、　２３−２　（第５図
参照）にシフト出力信号Ｓ１がラッチされ、偶数番のデ
ータドライバ６〇−２では、Ｃ３Ｂ＝ＲＬの関係である
から、ラッチ回路２３−１にシフト出力信号Ｓ１がラッ
チされる。そして、奇数番のデータドライバ６０−１で
は、Ｒ→Ｒ，Ｇ−ｈＢ、Ｂ→Ｇの関係で接続されている
から、Ｒ，Ｂ信号がサンプリングされ、偶数番のデータ
ドライバ６０−２では、Ｒ→Ｇ、　　Ｇ→Ｒ，Ｂ−Ｂの
関係で接続されているから、Ｇ信号がサンプリングされ
る。即ち、Ｔ１で示すサンプリングタイミング信号によ
ってＲ，Ｇ、Ｂ信号が同時にサンプリングされる。

又制御信号Ｃ３Ａが“１”となると、奇数番のデータド
ライバ６０−１では、Ｃ３Ａ＝ＢＬの関係であるから、
ラッチ回路２３−３にシフト出力信号Ｓ１がラッチされ
、偶数番のデータドライバ６０−２では、Ｃ３Ａ＝ＧＬ
、ＢＬの関係であるから、ラッチ回路２３−２．２３−
３にシフト出力信号Ｓ１がランチされ、奇数番のデータ
ドライバ６０−１ではＧ信号がサンプリングされ、偶数
番のデータドライバ６０−２ではＲ，Ｂ信号がサンプリ
ングされる。即ち、Ｔ２で示すサンプリングタイミング
信号によってＲ，Ｇ、Ｂ信号が同時にサンプリングされ
る。以下同様にして、Ｔ３゜・・・サンプリングタイミ
ング信号が形成されて、奇数番と偶数番とのデータドラ
イバが協同してＲ，Ｇ、Ｂ信号を同時サンプリングする
ことになる。

マトリクス表示パネル５５の両側にデータバスを導出し
、それぞれにデータドライバを設けた場合は、片側に導
出したデータバスにデータドライバを接続した場合に比
較して、シフトレジスタを１／、２のシフトクロック信
号周波数で動作させることが可能となり、表示容量の大
きいマトリクス表示パネルのデータドライバとして好適
となる。

〔発明の効果〕

以上説明したように、本発明は、シフトレジスタ４の出
力信号を３分岐し、３個のイネーブル信号ＲＥＮ、ＧＥ
Ｎ、ＢＥＮ又はランチ信号ＲＬ。

ＧＬ、ＢＬ等の制御信号Ｃ３Ｉ、Ｃ３２，Ｃ３３によっ
て選択し、サンプルホールド回路５に加えるサンプリン
グタイミング信号を形成するタイミング選択回路６を設
けたものであり、制御信号によって、比較的表示容量が
小さいマトリクス表示パネル３用の順次サンプリングと
、比較的表示容量が大きいマトリクス表示パネル３用の
同時サンプリングとに対して適用するこ止ができる。

又シフトレジスタ４の出力信号を３分岐して制御信号に
より選択するものであり、シフトレジスタ４のビット長
を従来例に比較して１／３にすることが可能となり、シ
フトクロック信号の周波数を低減することができるから
、消費電力が少なくなり、且つ廉価な構成とすることが
できるから、経済化を図ることができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の一実施
例の要部ブロック図、第３図は本発明の一実施例の動作
説明図、第４図は本発明の他の実施例の要部ブロック図
、第５図は本発明の更に他の実施例の要部ブロック図、
第６図は順次サンプリングの動作説明図、第７図は同時
サンプリングの動作説明図、第８図は順次サンプリング
表示の表示装置のブロック図、第９図は同時サンプリン
グ表示の表示装置のブロック図、第１０図は分離駆動表
示の表示装置のブロック図、第１１図及び第１２図は第
１０図の制御タイミング説明図、第１３図はビデオ信号
の説明図、第１４図はＲＧＢ信号の説明図、第１５図は
従来例のデータドライバの要部ブロック図、第１６図は
従来例の動作説明図、第１７図は順次サンプリングの説
明図、第１８図は従来例の同時サンプリングの要部ブロ
ック図である。 １はデータバス、２はスキャンバス、３はマトリクス表
示パネル、４はシフトレジスタ、５はサンプルホールド
回路、６はタイミング選択回路、７はアナログバッファ
回路、８はスキャンドライバである。 本完明の一実施例の動作説明図 第３図 Ｑ１Ｑ２　Ｑ３　Ｑ４　Ｑ５　Ｑ６ Ｑ　ｎ−＋ ｎ 広完明の一実厖例の要部ブロック図 Ｑ２　Ｑ３　Ｑ４０５　Ｑ６ ｎ ′＄完明の他の実施例の要部フロック図第４図 本弁明の更に他の実五例の要部ブロン／）２同時すンブ
ワングの動作説明図 第７図 ｌ 順次サンプリングの動作説明図 第６図 工Ｏ■ ５Ｉ ＣＬに 第１０図の制御タイミング説明図 第１１図 第１０図の制御タイミング説明図 第１２図 ビデ第１号の説明ス 第１３図 Ｓ’／Ｎ Ｒ十〇＋８ ＲＧＢ信号の説￥図 従来例の動作説明図 第１６図 従来例のテ′ タドライバの要部フニック図 第１５図 １頃次サンブリンク坊説明図 第１７図 ８乙 第１８図

Claims (1)

1. 【特許請求の範囲】 データバス（１）とスキャンバス（２）とを直交して配
   置したマトリクス表示パネル（３）の前記データバス（
   １）にデータ電圧を印加するマトリクス表示装置のデー
   タドライバに於いて、シフトクロック信号に従ってシフ
   トデータを順次シフトするシフトレジスタ（４）と、 前記データバス（１）対応に表示データをサンプリング
   して前記データ電圧を出力するサンプルホールド回路（
   ５）と、 前記シフトレジスタ（４）の出力信号を３分岐し、３個
   の制御信号により選択して、前記サンプルホールド回路
   （５）に加えるサンプリングタイミング信号とするタイ
   ミング選択回路（６）とを設けた ことを特徴とするマトリクス表示装置のデータドライバ
   。