JPH0282320A - ファジィ・コンピュータ・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 この発明は、ファジィ論理演算を行なうためのコンピュ
ータ・システムに関する。

コンピュータ技術の進展と、ハードウェアの低価格化に
よって７社会のあらゆる分野でコンピュータが利用され
るようになってきている。

しかしながら従来のコンピュータでは、システムの取り
扱う対象を厳密にモデル化して、そのモデルに合わせた
プログラムの動作を細部にわたって詳細に記述しなけれ
ばならないという問題点があった。このため厳密にモデ
ル化できない対象を扱うプログラムを作成するのはきわ
めて困難であった。これは従来のコンピュータでは、１
とＯで表わされる２値のデータを処理する動作を基本に
して、プログラムを作成していたためである。

従来のコンピュータでは、プログラムを作成するときに
、数式で厳密に記述して条件判断を行なう必要があった
。

発明の概要 この発明はこのような従来のコンピュータの問題点に着
目してなされたもので、ファジィ論理を使用して厳密に
モデル化できない、あいまいな部分のある対象を取り扱
うことのできるファジィ・コンピュータ・システムを実
現することを目的とする。

この発明によるファジィ・コンピュータφシステムは、
ディジタル・プロセッサ、ディジタル・メモリ、ファジ
ィ論理演算回路およびファジィ論理演算回路インタフェ
ースから構成される。ディジタル・メモリはディジタル
・プロセッサのプログラムおよびファジィ論理演算回路
の推論ルールを格納するものである。ファジィ論理演算
回路は所与の推論ルールに基づいてファジィ推論を実行
するものである。ファジィ論理演算回路インタフェース
はディジタル・プロセッサとファジィ論理演算回路とを
接続するものである。ディジタル・プロセッサはディジ
タル・メモリに格納されているプログラムにしたがって
、ディジタル・メモリに格納されている推論ルールをイ
ンタフェースを介してファジィ論理演算回路に与えると
ともに　ファジィ論理演算回路の推論結果をインタフェ
ースを介して取込むものである。

この発明のシステムによると２従来のディジタル・コン
ピュータの特徴とファジィ論理演算回路の特徴を兼ね備
えているので、より幅広い分野での応用が可能となる。

この発明のシステムはファジィ論理演算回路を備えてい
るので、従来のディジタル・コンピュータで取り扱うこ
とが困難であった。あいまいな部分のある対象を取り扱
うことが容易になる。コンピュータで扱う必要のある対
象は厳密にモデル化できるものは少なく、はとんどの対
象かあいまいな部分を含んでいることから、この発明に
よってコンピュータの利用できる領域を飛躍的に拡大す
ることが可能になる。さらにファジィ論理はあいまいな
表現が可能であるため、従来のコンピュータのプログラ
ムよりも少ない記述で動作させることが可能であり、プ
ログラムの作成や保守がより簡単なものになる。またこ
の発明では厳密な表現は必要がないため、システムや対
象に関する詳細な知識を持たない利用者が、容易にファ
ジィ論理の記述を作成したり、変更したりすることが可
能になり、従来のコンピュータよりも多くの人がシステ
ムを利用することが可能になる。

この発明では専用のハードウェア・システムでファジィ
論理演算を実現しているため、ディジタル・コンピュー
タのプログラムで実現するよりも高速でファジィ論理演
算を行なうことができる。

この発明では従来のコンピュータと同じようなプログラ
ムを実行するディジタル・プロセッサを持った構成にな
っているため、従来のコンピュータで実現できたことは
すべて実現することが可能で、ファジィ論理では扱いに
くい、数値演算。

シーケンス処理、外部入出力の制御、ディジタル・デー
タの記録、マン拳マシン・インタフェースなども容易に
行なうことが可能である。

すなわち１次のような処理が可能となる。

（１）複数組のファジィ推論 設定を変えて複数組のファジィ推論を行なうことができ
る。

（２）シーケンスの制御 外部の事象との同期、タイミングの制御、順序のある動
作を行なうことが可能になる。

（３）入力情報の処理 外部に接続するセンサ、端末装置、別のコンピュータ・
システム等からの情報をＣＰＵで処理して、ファジィ論
理演算回路で取り扱える形式にすることが可能になる。

（４）出力情報の処理 ファジィ論理演算回路の出力した情報をＣＰＵで処理し
、外部に接続するアクチュエータ、端末装置、別のコン
ピュータ・システム等に接続できる形式にして、出力す
ることが可能になる。

（５）メンバーシップ関数の設定 ＣＰＵからメンバーシップ関数を設定したり変更したり
することが可能になる。

（６）推論ルールの設定 ＣＰＵからファジィ論理演算の推論ルールを設定したり
変更したりすることが可能になる。

（７）外部入出力の制御 ファジィ論理演算回路の入出力とは別に、信号やデータ
の入出力を外部に対して行なうことができる。この結果
外部からシステムの動作を制御したり、外部機器に信号
を出力したりすることが可能になる。

（８）情報の記録 ファジィ論理演算回路の入出力情報や、ファジィ論理の
推論ルール、メンバーシップ関数などを記憶しておき、
利用することができる。

（９）マン・マシン−インタフェース システムの操作、推論ルールの設定、変更、メンバーシ
ップ関数の設定、変更を行なうなどにより、利用者が外
部からシステムを制御することが可能になる。

以下ファジィ論理演算回路として出願人が既に提案した
回路、すなわち複数本（たとえば２５本）のライン上に
分布した電圧信号によってメンバーシップ関数を表わし
、複数本のライン上に分布した信号をそのまま用いてフ
ァジィ推論を実行する回路（たとえば特開昭６３−１２
３１７７号公報参照）を用いた実施例について詳述する
が、この発明におけるファジィ論理演算回路としてはデ
ィジタル信号を取扱う専用の回路等２種々のハードウェ
ア・システムの適用が可能であるのはいうまでもない。

実施例の説明 第１図はこの発明によるファジィ・コンピュータ・シス
テムの構成を示すものである。

このファ°シイ・コンピュータ争システムはＣＰ　Ｕ　
１０．ディジタル・メモリ、ファジィ論理演算回路２２
．ファジィ論理演算回路インタフェース２１、外部から
システムの動作を制御する手段１３゜ファジィ論理演算
回路にデータを入力する手段１６、およびファジィ論理
演算回路の演算結果を利用する手段１９から構成され、
これらがバス接続されている。

ディジタルψメモリにはＲＡＭＩＩとＲＯＭ１２とがあ
る。ＲＡＭＩＩは各種データ、ファジィ論理演算回路２
２の推論ルール、メンバーシップ関数等を格納する。Ｒ
ＯＭ１２にはＣＰＵｌ０の実行するプログラムが格納さ
れている。

ＣＰＵｌ０はこのシステム全体を制御するもので、とく
にＲＯＭ１２に格納されたプログラムにしたがって、デ
ータの入出力、ファジィ論理演算回路２２の制御を行な
う。

ファジィ論理演算回路２２はファジィ論理の演算を行な
う。ファジィ論理演算回路インタフェース２１はＣＰＵ
ＬＯとファジィ論理演算回路２２を接続するものである
。これらの回路２１．２２の構成の詳細については後述
する。

外部からシステムの動作を制御する手段１３として、端
末装置１５とこれを使用するための端末装置インタフェ
ース１４がある。端末装置１５はＣＲＴデイスプレィと
キーボードとをもっている。端末装置１５はシステムの
操作、メンバーシップ関数の設定変更、データの表示等
に利用される。

外部からデータを入力する手段１６は、たとえば外部の
センサ１８等からの信号を入力するためのファジィ入力
インタフェースであり、たとえば３台のＡ／Ｄコンバー
タ１７を含んでいる。ＣＰＵｌ０は外部に接続したセン
サ１８などからデータを入力して、Ａ／Ｄコンバータ１
７でディジタル信号に変換し、さらにファジィ・データ
に変換した後。

ファジィ論理演算回路インタフェース２１に出力するこ
とができる。

ファジィ論理演算回路２２の演算結果を利用する手段１
９は、外部に制御信号を出力するためのファジィ出力イ
ンタフェースを含む。この実施例ではファジィ出力イン
タフェースは、Ｄ／Ａコンバータ２０で構成され、外部
にアナログの制御信号を出力する。

第１図では外部からシステムの動作を制御する手段１３
はＣＰＵｌ０にバスに接続されているが、これは電源ス
ィッチを入れるなどの、他の方式で実現することもでき
る。

また第１図ではファジィ論理演算回路２２にデータを入
力する手段１６と、ファジィ論理演算回路２２の演算結
果を利用する手段１９はＣＰＵｌ０のバスと接続されて
いるが、これらはファジィ論理演算回路２２に直接接続
する構成とすることや、端末装置１５から入出力する構
成とすることもてきる。

第２図はインタフェース２１とファジィ論理演算回路２
２の構成の一例を示している。この図において、バイナ
リイ・バスは白抜きで表現され、メンバーシップ関数を
表わす電圧信号分布を伝達する複数本（たとえば２５本
）のラインはハツチングが描かれたバス記号で表現され
ている。

ファジィ論理演算回路２２ではｒ個のファジィ推論ルー
ル（モーダス・ポネンス、　Ｉｆ−ｔｈｅｎルールと呼
ばれるもの）を用いた推論が可能であり、そのためにｒ
個のファジィ推論エンジン３０が設けられている。この
推論エンジン３０はインプリケーションの前件部に２つ
のファジィ命題をもつルルに適用されるアーキテクチャ
を持つものである。インプリケーションの前件部のファ
ジィ集合（またはメンバーシップ関数）をＡ、、Ｂ。

（１＝１〜ｒ）、インプリケーションの後件部のファジ
ィ集合（またはメンバーシップ関数）をＣ，（ｉ＝１〜
ｒ）で表わす。またプレミスのファジィ集合（またはメ
ンバーシップ関数）をＡ’　、Ｂ’で表わす。推論エン
ジン３０は、Ａ′とＡ、を入力とするＣ−ＭＩＮ回路（
コレスポンデンスＭＩＮ回路）３２．Ｂ’　とＢ、を入
力とするＣ−ＭＩＮ回路３３　　Ｃ−ＭＩＮ回路３２の
出力を人力とするＥ−ＭＡＸ回路（アンサンプルＭＡＸ
回路）３４．Ｃ−ＭＩＮ回路３３の出力を入力とするＥ
−ＭＡＸ回路３５．これらＥ−ＭＡＸ回路３４と３５の
出力を入力とするコンドロールドＭＩＮＭＡＸ回路３θ
、および回路３６の出力がトランケーティング入力とな
り、この入力によりＣ０を裁断（ＭＩＮ演算）するトラ
ンケーション回路３７から構成される。トランケーショ
ン回路３７の出力が１つの推論結果Ｃ１′を表わす。コ
ンドロールドＭＩ　Ｎ−ＭＡＸ回路３６は制御入力に応
じてＭＩＮ演算またはＭＡＸ演算を行なうものである。

全推論エンジン３０の出力はＣ−ＭＡＸ回路３１で総合
され、最終的な推論結果Ｃ′が得られる。

ファジィ論理演算回路インタフェース２１はＣＰＵ１０
から与えられるデータに基づいて推論エンジン３０にメ
ンバーシップ関数Ａ’、Ｂ’、Ａ１゜Ｂ、、Ｃ，および
コンドロールドＭＩＮ−ＭＡＸ回路８６の制御信号を与
えるとともに、ファジィ論理演算回路２２の推論結果Ｃ
′をＣＰＵｌ０が取込めるようにするためのものである
。インタフェース２１は、メンバーシップ関数出力イン
タフェース４１を含み、このインタフェース４１はメン
バーシップ関数発生回路（以下ＭＦＧという）である。

ＭＦＧ４１はラッチ回路４３と電圧分布発生回路４２と
からなる。これらのＭＦＧ４１は」二連したすべてのメ
ンバーシップ関数Ａ’　、Ｂ′、Ａ、、Ｂ、。

】　　　　　　　ｌ Ｃ１について設けられている。ＣＰＵｌ０からバスを経
てメンバーシップ関数を表わすコード（ラベル）がラッ
チ回路４３に与えられる。そしてラッチ回路４３に与え
られたコードに対応するメンバーシップ関数を表わす電
圧分布が電圧分布発生回路４２から発生し、対応する推
論エンジン３０に入力する。インタフェース２１にはさ
らにコンドロールドＭＩ　Ｎ−ＭＡＸ回路３６の制御信
号を表わすコードを一時記憶するラッチ回路４４が設け
られている。

このコードもまたＣＰＵｌ０から与えられる。

インタフェース２１にはさらに、ファジィ論理演算回路
２２から得られる推論結果Ｃ′をＣＰＵｌ０に与えるた
めの推論結果入力インタフェース４５が設けられている
。このインタフェース４５は推論結果Ｃ′を表わす電圧
分布を出力するラインのそれぞれに接続されたＡ／Ｄコ
ンバータ４６を含み、各ラインの電圧がディジタル信号
に変換されて順次バスを経てＣＰＵｌ０に取込まれる。

インタフェース２１はさらに推論結果Ｃ′を確定値に変
換するデフアシファイア４７とデフアシファイア４７の
アナログ出力をディジタル信号に変換するＡ／Ｄコンバ
ータ４８を含んでいる。Ａ／Ｄコンバータ４８の出力は
バスを経てＣＰＵｌ０に取込まれる。

ＣＰＵｌ０がすべてのメンバーシップ関数出力インタフ
ェース４１とＭ　Ｉ　Ｎ−ＭＡＸ回路制御インタフェー
スとしてのラッチ回路４４にデータ（コード）を書き込
むと、ファジィ論理演算回路２２がファジィ論理演算を
行い、演算結果を出力する。

ファジィ論理演算回路２２が出力した演算結果を。

インタフェース４５またはデフアシファイア４７を経て
ＣＰＵｌ０が読み込むことによって演算結果を利用する
ことが可能になる。

以上のようにしてＣＰＵｌ０はＲＯＭ１２のプログラム
にしたがってインタフェース２１のラッチ回路４３、４
４への１回の書込みによって１回のファジィ推論を行な
うことができる。書込むルールを変えることにより繰返
しファジィ推論を行なってもよいシ、推論結果に基づい
てインタフェースへのコードの書込みを行なうようにし
てもよい。

この実施例では利用者が端末装置１５を操作することに
よって、システムを制御することもできる。たとえば端
末装置１５からルールの設定、推論の開始、推論の停止
を行なうこともできる。たとえばルールの設定、推論の
開始、推論の停止に対応するコマンドをＳＥＴ、ＲＵＮ
、５ＴＯＰとする。ＳＥＴコマンドは”ＳＥＴルール・
コード”によって入力される。ＳＥＴコマンドが入力さ
れると、ＣＰＵｌ０はＲＡＭＩＩ内の対応するルールを
インタフェース２１に設定する。ＲＵＮコマンドが入力
されると、ＣＰＵｌ０はファジィ推論を行なう。ファジ
ィ推論を行なう形式は、システムが扱う対象によフて異
なったものになる。たとえば制御への応用では、ＣＰＵ
ｌ０はセンサ１８からの入力データをもとに、繰り返し
ファジィ推論を行ない、外部に接続した機器の制御を行
なう。

ファジィ推論を行なっているときに、利用者が端末装置
１５から５ＴＯＰコマンドを入力すると。

ＣＰＵｌ０はファジィ推論を停止して、入力待の状態に
戻る。

この実施例では、３つのＡ／Ｄコンバータ１７ニよって
センサ１８などの信号を入力することができる。

ＣＰ　Ｕ　１ＱはこのＡ／ＤコンバータＩＴから入力し
たデータなどの非ファジィ値を、メンバーシップ関数に
変換してＲＡ　Ｍ　１１に格納したり、場合によっては
ファジィ推論のためにインタフェース２１にセットする
。

次に変形例についてまとめて述べておく。

（１）プログラムの格納手段 以上に説明した実施例ではプログラムはＰ−ＲＯＭに格
納されているが、ＲＡＭにプログラムを格納するような
実現方式も可能である。またプログラムはＣＰＵの内部
に組み込む構成や、外部記憶装置からプログラムを読み
込む構成とすることも可能である。

（２）メモリの構成 必要なメモリ容量が少ない場合には、ＣＰＵの内部に組
み込むことも可能である。

（３）ファジィ論理演算回路の構成 ファジィ論理演算回路はディジタル回路で構成すること
も可能である。

（４）ファジィ論理演算回路インタフェースメンバーシ
ップ関数は通常開じものがさまざまな対象に使用できる
ため、必ずしも書き換えられる必要はない。この場合メ
ンバーシップ関数を上記実施例とは異なる方式で設定す
ることも可能である。

上記実施例では電圧分布発生回路でメンバーシップ関数
を発生しているが、Ｄ／Ａコンバータを使用してもよい
し、Ｄ／Ａコンバータとアナログマルチプレクサを使用
して実現してもよい。

さらにルールが固定されたファジィ推論エンジンを使用
してもよい。また前件部において使う論理がＡＮＤまた
はＯＲのいずれかに決まっている場合には、コンドロー
ルドＭ　Ｉ　Ｎ−ＭＡＸ回路を使う必要はなく、ＭＩＮ
またはＭＡＸ回路で構成できる。コンドロールドＭ　Ｉ
　Ｎ−ＭＡＸ回路の制御人力をＣＰＵからではなく、ス
イッチやジャンパピンで設定するようにすることも可能
である。

（５）外部からシステムの動作を制御する手段」１記実
施例では端末を使用して外部からシステムを制御してい
たが、外部入出力インタフェースをもつ構成として信号
によって制御する構成とすることも可能である。ロボッ
トや機械などの制御には２　この方式か有効である。

もちろん端末の代わりに、キーボードとビットマツプデ
イスプレィな七の入出力装置を組み合わせることも可能
である。

通信回路と接続して、遠隔地からシステムの動作を制御
するようにしてもよい。

外部からシステムの動作を制御するために、必ずしもＣ
ＰＵと外部とのインタフェース回路は必要ではない。た
とえば電源をＯＮすることによって、システムの起動を
制御するような構成とすることも可能である。この場合
プログラムで、起動後に動作を開始するタイミングを遅
らせるようにもできる。さらに外部の事象、たとえば時
刻に同期させるため、たとえばタイマ回路と組み合わせ
てもよい。また電源の異常などによって、システムの動
作を制御する構成としてもよい。

（６）ファジィ論理演算回路にデータを入力する手段 」１記実施例では、Ａ／Ｄコンバータを使用してデータ
を入力して、ファジィ論理演算回路インタフェースを介
して、ファジィ論理演算回路にファジィメンバーシップ
関数を入力していたが、入力方式にはこれ以外にも、た
とえば次に示すようなさまざまなものがある。

ファジィ論理演算回路をディジタル回路で構成した場合
には、Ａ／Ｄコンバータは不要になり。

たとえばラッチ回路で接続すればよい。上記実施例のフ
ァジィ論理演算回路やプログラムで実現していた機能の
一部を、外部の回路で実現してファジィ論理演算回路や
プログラムの構成を変更することも可能である。

外部のセンサなとからＣＰＵを介さないで、インタフェ
ース回路などを使用して、直接ファジィ論理演算回路に
入力する構成とすることもてきる。外部のシステムでフ
ァジィの情報に変換して、直接ファジィ論理演算回路に
入力する構成とすることもできる。

利用者が端末装置などから入力し、ディジタルＣＰＵの
プログラムで変換して入力する。構成とすることもでき
る。また利用者が端末なとがら。

ファジィの情報を直接入力する構成とすることもできる
。

別のファジィ・コンピュータが出力したメンバーシップ
関数を入力する構成とすることもできる。この場合必ず
しも、別のファジィ・コンピュータと直接接続する必要
はなく、後述するように一度磁気ディスクなどに記録し
たデータを利用してもよい。

ディジタル・コンピュータがプログラムで処理して得ら
れるデータを、ファジィ論理演算回路に入力する構成と
することもできる。

ディジタル・コンピュータのシミュレーションでデータ
を生成して、ファジィ論理演算回路に入力する構成とす
ることもできる。ファジィ・コンピュータの動作を解析
するときなとには、この方式が有効である。

あらかじめ記録されたデータを、ファジィ論理演算回路
に入力する構成とすることも可能である。たとえば、セ
ンサなどから入力したデータを、磁気ディスクなどの記
憶装置に記録しておいて、プログラムで読み込んで、フ
ァジィ論理演算回路に入力する構成とすることもてきる
。

入力するデータがセンサなどから得られるような確定値
である場合には、前件部の演算を上記実施例のように、
メンバーシップ関数の形式で行なう必要はない。確定値
入力の場合のインタフニス２１とファジィ論理演算回路
２２の例の一部を第３図に示す。センサ等からの入力ａ
、ｂに対してそれに対応するメンバーシップ関数を表わ
す信号を出力するメンバーシップ関数回路（ＭＦＣ）Ｈ
がそれぞれ設けられている。ＭＦＣのメンバーシップ関
数を規定する定数（ピーク位置等）はＣＰＵ１０からバ
スを経て定数設定回路３９に与えられ、さらにＭＦＣ３
８に適した形態でＭ　Ｆ　Ｃ３８に入力する。２つのＭ
ＦＣ３８の出力はＭＩＮ回路３６ａを経てトランケーシ
ョン回路３７のトランケーティング入力として与えられ
る。

（７）ファジィ論理演算回路の演算結果を利用する手段 上記実施例では、ファジィ論理演算回路の出力メンバー
シップ関数を、ＣＰＵがＡ／Ｄコンバータで入力して、
データの処理をした後、Ｄ／Ａコンバータでアナログの
制御信号に変換していたが、演算結果を利用する手段に
はこれ以外にも。

たとえば次に示すようなさまざまなものがある。

ファジィ論理演算回路からＣＰＵを介さないで、外部に
直接データや信号を出力する構成とすることも可能であ
る。たとえば機器の制御などの場合に、ファジィ論理演
算回路からインタフェース回路を使用して直接制御信号
を出力することも可能である。

端末装置やプリンタなどにデータとして出力し、たとえ
ば利用者が読むなどの構成とすることもできる。出力す
る形態としては、たとえばメンバーシップ関数を数値と
して直接出力する方式や、グラフ化して表示する方式、
「少し熱い」等の表現で出力する等の方式がある。また
磁気テプなどの記録媒体に記録しておいて、あとで利用
することも可能である。

ファジィ論理演算回路の出力を別のファジィ・コンピュ
ータの入力として利用する構成とすることも可能である
。この場合必ずしも、別のファジィ・コンピュータと直
接接続する必要はなく。

後述するように一度磁気ディスクなどに記録したデータ
を利用してもよい。

ファジィ論理演算回路の出力を、ディジタル・コンピュ
ータのプログラムで利用することも可能である。たとえ
ば、ディジタル・コンピュータのプログラムでロボット
や機械などを制御しているときに、ファジィ推論を組み
合わせることによって７通常のプログラムで処理するの
が困難な部分があるときに、ファジィ推論で補うことが
可能になる。

またＡＩのような推論を行うプログラムと組み合わせる
ことによって、一意的にイエスかノーと決められないよ
うな部分があるときに、ファジィ推論で処理することが
可能になる。

【図面の簡単な説明】

第１図はファジィ・コンピュータ・システムの構成を示
すブロック図、第２図はファジィ論理演算回路とそのイ
ンタフェースの具体例を示すブロック図、第３図はファ
ジィ論理演算回路とそのインタフェースの他の例を示す
ブロック図である。 １０・・・ＣＰＵ。 １１・・・ＲＡＭ。 １２・・・ＲＯＭ。 ２１・・・ファジィ論理演算回路インタフェース。 ２２・・・ファジィ論理演算回路。 以　　上

Claims (3)

【特許請求の範囲】
1. （１）ディジタル・プロセッサ，ディジタル・メモリ，
   ファジィ論理演算回路およびファジィ論理演算回路イン
   タフェースから構成され， ディジタル・メモリはディジタル・プロセッサのプログ
   ラムおよびファジィ論理演算回路の推論ルールを格納す
   るものであり， ファジィ論理演算回路は所与の推論ルールに基づいてフ
   ァジィ推論を実行するものであり，ファジィ論理演算回
   路インタフェースはディジタル・プロセッサとファジィ
   論理演算回路とを接続するものであり， ディジタル・プロセッサはディジタル・メモリに格納さ
   れているプログラムにしたがって，ディジタル・メモリ
   に格納されている推論ルールをインタフェースを介して
   ファジィ論理演算回路に与えるとともに，ファジィ論理
   演算回路の推論結果をインタフェースを介して取込むも
   のである，ファジィ・コンピュータ・システム。
2. （２）外部からシステムの動作を制御する手段を持つ請
   求項（１）のファジィ・コンピュータ・システム。
3. （３）ファジィ論理演算回路にデータを入力する手段，
   およびファジィ論理演算回路の推論結果を利用する手段
   を持つ請求項（１）のファジィ・コンピュータ・システ
   ム。