JPH0282581A - 半導体装置の製造方法およびそれにより得られる半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法およびそれにより得ら
れる半導体装置に関し、特にデータの消去ならびに再書
き込みが可能な不揮発性ＭＯ３・ＦＥＴメモリに適用し
て有効な技術に関するものである。

〔従来の技術〕

データの消去ならびに再書き込みが可能な不揮発性メモ
リ（Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒ
ｅａｄ　Ｏｎｌｙｍｅｍｏｒｙ：　以下、ＥＰＲＯＭと
いう）については、例えば株式会社オーム社、昭和５９
年１１月３０日発行、ｒＬｓＩハンドブックＪＰＳｉ８
〜Ｐ５２０に記載がある。

従来、ＥＰＲＯＭは、メモリセルが１トランジスタで構
成されたｎチャネル形チャネルホットエレクトロン注入
構造のＭＯＳ−ＥＰＲＯＭが主流となってふり、メモリ
セルをｎチャネルＭＯ３・ＦＥＴで構成し、周辺回路を
ＣＭ　ＯＳ　（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　ＭＯＳ）
　　・ＦＥＴで構成することによって、低電力化および
高速化を実現している。

本発明者は、上記ＭＯＳ・ＥＰＲＯＭについて検討した
。以下は、本発明者によって検討された技術であり、そ
の概要は、次のとおりである。

すなわち、従来のＭＯＳ　−ＥＰＲＯＭの製造プロセス
では、メモリセルのフローティングゲートと、周辺回路
の高耐圧系ＭＯＳ・ＦＥＴのゲートとを第１層ポリシリ
コン（多結晶Ｓｉ）で形成し、メモリセルのコントロー
ルゲートと、周辺回路の読み出し系ＭＯＳ・ＦＥＴのゲ
ートとを第２層ポリサイド（またはポリシリコン）で形
成している。

また、上記フローティングゲートとコントロールゲート
とを絶縁する層間絶縁膜（Ｓｉｎ２膜）を第１層ポリシ
リコンの熱酸化で形成している。

ポリシリコンを熱酸化して耐圧特性の良好な層間絶縁膜
を形成するには、少なくとも１０５０〜１１００℃以上
の高温が必要である。

ところが、このような高温で熱酸化を行うと、高耐圧系
ＭＯＳ・ＦＥＴのゲートの下方に形成された、しきい値
電圧（Ｖい）を制御するためのチャネルドープ層が拡散
してしまうため、高耐圧系ＭＯＳ・ＦＥＴの短チヤネル
効果が顕著となってしまう、という問題がある。

また、フローティングゲートと、高耐圧系ＭＯＳ・ＦＥ
Ｔのゲートとを第１層ポリシリコンで形成する上記従来
技術においては、高耐圧系ＭＯＳ・ＦＥＴのソース・ド
レイン拡散層を形成するためのイオン打ち込みを行う際
、不純物イオンがゲートを貫通して下方のチャネルドー
プ層に拡散する、いわゆるインプラ漏れの発生を防止す
るため、第１層ポリシリコンの膜厚を、例えば２０００
Å以上に厚くする必要がある。

ところが、第１層ポリシリコンの膜厚を厚くすると、こ
の第１層ポリシリコンの上方に被着されるコントロール
ゲート用第２層ポリサイド（またはポリシリコン）やさ
らにその上方に被着される配線用導電膜の下地段差が急
峻になるため、それらのステップカバレージ（段差被覆
性〉が大幅に低下し、例えばコントロールゲート端部に
クラックが生じたり、配線が断線したりするなどの問題
が発生する。

これらの問題を解決する対策として、フローティングゲ
ートと高耐圧系ＭＯＳ−ＦＥＴのゲートとを第１層ポリ
シリコンで形成する従来プロセスに代え、第２層ポリサ
イド（ポリシリコン）でコントロールゲートと、読み出
し系ＭＯＳ・ＦＥＴのゲートと、高耐圧系ＭＯＳ・ＦＥ
Ｔのゲートとを形成するプロセスが考えられる。

すなわち、上記プロセスによれば、第１層ポリシリコン
を高温で熱酸化して層間絶縁膜を形成した後に、高耐圧
系ＭＯＳ・ＦＥＴのチャネルドープ層を形成するため、
このチャネルドープ層の拡散による高耐圧系ＭＯＳ・Ｆ
ＥＴの短チヤネル効果を有効に防止することができる。

また、上記プロセスによれば、第２層ポリサイド（ポリ
シリコン）で高耐圧系ＭＯＳ・ＦＥＴのゲートを形成す
るため、第１層ポリシリコンの膜厚を従来よりも薄くす
ることができ、その結果、１１層ポリシリコンの上方に
被着されるコントロールゲート用第２層ポリサイド（ま
たはポリシリコン）や、さらにその上方に被着される配
線用導電膜のステップカバレージを向上させることがで
きる。

〔発明が解決しようとする課題〕

しかしながら、本発明者の検討によれば、第２層ポリサ
イドでメモリセルのコントロールゲートと、読み出し系
ＭＯＳ・ＦＥＴのゲートと、高耐圧系ＭＯＳ・ＦＥＴの
ゲートとを同時に形成する前記プロセスを実施する場合
には、下記のような問題のあることが見い出された。

まず第一に、高耐圧系ＭＯＳ・ＦＥＴは、耐圧向上の観
点から、そのゲート酸化膜の膜厚を読み出し系ＭＯＳ・
ＦＥＴのゲート酸化膜の膜厚よりも厚くする必要がある
。そこで、前記プロセスでは、第２層ポリサイドを被着
するに先立ち、あらかじめ読み出し系ＭＯＳ・ＦＥＴ領
域の半導体基板（以下、基板という）上に薄いゲート酸
化膜を、また、高耐圧系ＭＯＳ・ＦＥＴ領域の基板上に
厚いゲート酸化膜をそれぞれ形成しておく必要がある。

膜厚の異なる二種類のゲート酸化膜を周辺回路領域に形
成するには、例えばまず、メモリセル領域をレジストで
被覆し、読み出し系ＭＯＳ・ＦＥＴＯ３−ＦＥＴ領域系
ＭＯＳ−ＦＥＴ領域の酸化膜をエツチングで除去して基
板を露出させる。続いて、上記レジストをドライエツチ
ングで除去し、読み出し系ＭＯＳ・ＦＥＴ領域および高
耐圧系ＭＯＳ・ＦＥＴ領域の基板表面の自然酸化膜や前
記工程で発生した異物等をフッ酸水溶液などからなるエ
ツチング液で除去した後、 基板を熱酸化することによって、厚いゲート酸化膜を形
成する。

次に、メモリセル領域および高耐圧系ＭＯ３・ＦＥＴ領
域をレジストで被覆し、読み出し系ＭＯＳ・ＦＥＴ領域
の厚いゲート酸化膜をエツチングで除去して基板を露出
させる。続いて、上記レジストをエツチングで除去し、
読み出し系ＭＯ３・ＦＥＴ領域の基板表面の自然酸化膜
や前記工程で発生した異物等を前記エツチング液で除去
した後、基板を熱酸化することによって、薄いゲート酸
化膜を形成する、というプロセスが考えられる。

ところが、上記プロセスでは、エツチング液で自然酸化
膜を除去する工程が繰り返されるため、メモリセル領域
に残された第１層ポリシリコンの端部下方のフィールド
絶縁膜がこのエツチング液でえぐられてしまう、という
問題がある。

第１層ポリシリコンの端部下方のフィールド絶縁膜にえ
ぐれが生じると、この第１層ポリシリコンとその上方に
被着した第２層ポリサイドとを重ね切りでエツチングし
てフローティングゲート右よびコントロールゲートをパ
ターン形成する際、上記えぐれの内部に第２層ポリサイ
ドのエッチ残りが生じてしまう。すると、上記フィール
ド絶縁膜で互いに隔てられたメモリセルのコントロール
ゲート同士がこのエッチ残りを介して短絡してしまうと
いう不良が発生し、ＥＰＲＯＭの歩留りが低下してしま
う、という問題がある。

第二に、第２層ポリサイドでメモリセルのコントロール
ゲートと、読み出し系ＭＯＳ・ＦＥＴのゲートと、高耐
圧系ＭＯＳ・ＦＥＴのゲートとを形成する前記プロセス
では、第１層ポリシリコンを高温で熱酸化してその表面
に層間絶縁膜を形成する際、第１層ポリシリコンに注入
されたＰなどの不純物イオンが拡散し、下層のゲート酸
化膜との界面近傍に析出する結果、フローティングゲー
トとゲート酸化膜の界面の電気特性が劣化してしまう、
という問題がある。

特に、データの消去を電気的に行うフラッシュＥＥＰＲ
ＯＭでは、フローティングゲートの底部に不純物イオン
が析出すると、ソースまたはドレーン上部のトンネル酸
化膜を介してフローティングゲートとソースまたはドレ
ーンとの間で電子の注入・放出を行う際のトンネル電流
が変動し、消去特性が安定しない、という問題がある。

本発明は、上記した問題点に着目してなされたものであ
り、その目的は、第１層ポリシリコンでメモリセルのフ
ローティングゲートを形成し、第２層ポリサイド（ポリ
シリコン）でメモリセルのコントロールゲートと、読み
出し系ＭＯ３のゲートと、高耐圧系ＭＯ３のゲートとを
形成するＥＰＲＯＭの製造方法において、第１層ポリシ
リコンの端部下方のフィールド絶縁膜がエツチング液に
よってえぐられるのを有効に防止することができる技術
を提供することにある。

本発明の他の目的は、上記ＥＰＲＯＭの製造方法におい
て、第１層ポリシリコンの表面に層間絶縁膜を形成する
際の熱酸化処理によるフローティングゲートとゲート酸
化膜の界面の電気特性の劣化を有効に防止することがで
きる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、次のとおりである。

すなわち、請求項１記載の発明は、フローティングゲー
トと、コントロールゲートとを備えたＭＯＳ−ＥＰＲＯ
Ｍの製造に際し、上記フローティングゲートを第１層ポ
リシリコンで形成し、上記フローティングゲート上の層
間絶縁膜を５ｉ０２と、Ｓｉ３Ｎ４と、５ＩＯ２とから
なる３層絶縁膜で形成し、上記層間絶縁膜上のコントロ
ールゲートと、周辺回路を構成する読み出し系ＭＯＳ−
ＦＥＴのゲートと、高耐圧系ＭＯＳ・ＦＥＴのゲートと
を第２層ポリサイドまたはポリシリコンで形成する半導
体装置の製造方法である。

また、請求項２記載の発明は、ＳｉＯ□と、Ｓｉ３Ｎ＜
と、Ｓ＋Ｏｚ　とからなる上記層間絶縁膜を低温で形成
する半導体装置の製造方法である。

〔作用〕

Ｓ　ｉ　Ｏ２膜を除去するためのエツチング液（例えば
フッ酸水溶液）には選択性があり、このエツチング液で
５ｉｓＮ＜膜をエツチングすることは困難である。

すなわち、請求項１Ｍ己載の発明によれば、第１層ポリ
シリコンの表面に形成された層間絶縁膜の一部を構成す
るＳｉ３Ｎ４膜がエツチング液に対する保護膜として作
用するため、読み出し系ＭＯ３・ＦＥＴ領域右よび高耐
圧系ＭＯＳ・ＦＥＴ領域の基板上の自然酸化膜を繰り返
しエツチング液で除去しても、第１層ポリシリコンの端
部下方のフィールド絶縁膜がえぐられることはない。

また、請求項２記載の発明によれば、Ｓ＋０２と、３！
＊Ｎｓと、５ｉｎ２　とからなる上記層間絶縁膜を低温
で形成するため、第１層ポリシリコンに打ち込まれた不
純物イオンの熱拡散を抑制することができる。

〔実施例〕

第１図（ａ）〜（１）は、本発明の一実施例である半導
体装置の製造方法を示す半導体基板の要部断面図である
。

以下、本実施例によるＭＯＳ　−ＥＰＲＯＭの製造方法
を工程に従って説明する。

このＭＯＳ−ＥＰＲＯＭは、例えばメモリセルをｎチャ
ネルＭＯＳ・ＦＥＴで構成し、周辺回路の高耐圧系トラ
ンジスタと、読み出し系トランジスタとをＣＭＯＳ−Ｆ
ＥＴで構成している。

まず、ｐ形シリコン単結晶からなる半導体基板１の所定
の主面部にｎウェル領域２およびｎウェル領域３をそれ
ぞれ形成する（第１図（ａ））。このｎウェル領域２は
、例えばＢ　Ｆ　２　イオンの打ち込みにより形成し、
ｎウェル領域３は、例えばＰイオンの打ち込みにより形
成する。なお、図において、Ｍはメモリセル領域、ＰＩ
　　は読み出し系ＭＯＳ・ＦＥＴ領域、Ｐ２　は高耐圧
系ＭＯＳ　−ＦＥＴ領域をそれぞれ示している。

次に、例えばＢＦ、イオンの打ち込みと熱酸化とにより
、基板１の所定の主面部にｐ形のチャネルストッパ領域
４および５ｉｎ２からなるフィールド絶縁膜５を形成す
る（第１図う））。

その後、フィールド絶縁膜５で隔てられた素子形成領域
の表面の酸化膜を、例えばフッ酸水溶液からなるエツチ
ング液で除去した後、基板１を熱酸化することによって
、上記素子形成領域の表面にメモリ用のゲート酸化膜６
を形成する。続いて、Ｂなどのｐ形不純物イオンの打ち
込みにより、メモリセル領域Ｍのゲート酸化膜６の下層
に、しきい値電圧（Ｖｔｈ）　　を制御するためのチャ
ネルドープ層７を形成する。さらに、ＣＶＤ法を用いて
、基板１の表面に、例えば１０００人程度０薄い膜厚を
有する第１層ポリシリコン８を被着し、耐圧特性を向上
させるために、Ｐなどのｎ形不純物イオンを打ち込んだ
後、メモリービット間の分離領域読み出し系ＭＯＳ・Ｆ
ＥＴ領域Ｐ１右よ領域耐圧系ＭＯＳ・ＦＥＴ領域Ｐ、の
第１層ポリシリコン８をドライエツチングで除去する（
第１図（Ｃ））。

次に、基板ｌの表面に５ＩＯ２と、Ｓｉ３Ｎ４と、Ｓｉ
０２とからなる３層構造の層間絶縁膜９を低温で形成す
る（第１図（６））。層間絶縁膜９を低温で形成するに
は、例えばまず、基板ｌを約８００〜８５０℃で熱酸化
することによって、第１層ポリシリコン８０表面に５ｉ
Ｏｚ膜を形成し、この５ｉＯｚ膜上に、例えばＳ　Ｉ　
Ｈ２Ｃ１２＋　Ｎ　Ｈ３などの反応ガスを用いたＣＶＤ
法で、約７８０℃の温度条件により、ＳＩ３Ｎ４膜を被
着し、このＳｉ３Ｎ４膜の表面を、例えば約９００℃で
高圧（４〜７ｋｇ／ｃｄ）酸化することによって、Ｓｉ
ｎ、膜を形成する。

このように、本実施例では、層間絶縁膜９を約９００℃
またはそれ以下の低温で形成するので、第１層ポリシリ
コン８に打ち込まれた不純物イオンの拡散が抑制され、
ゲート酸化膜６との界面近傍にこの不純物が析出するの
を防止することができる。また、ゲート酸化膜６の下層
に形成したチャネルドープ層７の拡散も併せて抑制する
ことができる。なお、３１０２　　と、５ＩａＮａと、
Ｓ＋０とからなる上記層間絶縁膜９は、上記のような低
温で形成したものであっても、良好な耐圧特性を有して
いる。

次に、メモリセル領域Ｍをレジストマスク１０で被覆し
、読み出し系ＭＯＳ・ＦＥＴ領域Ｐ１　および高耐圧系
ＭＯＳ・ＦＥＴ領域Ｐ２上の領域絶縁膜９をウェットエ
ツチングで除去して基板１を露出させる（第１図（ｅ）
）。なお、層間絶縁膜９をウェットエツチングで除去す
るには、例えばフッ酸水溶液からなるエツチング液でＳ
ｉＯ２膜をエツチングし、例えば熱リン酸水溶液からな
るエツチング液で３１３Ｎａをエツチングする。

その後、メモリセル領域Ｍのレジストマスク１０を、例
えばドライエツチングで除去した後、読み出し系ＭＯＳ
・ＦＥＴ領域Ｐ、および高耐圧系ＭＯＳ・ＦＥＴ領域Ｐ
２　の基板１表面の自然酸化膜（図示せず）を、例えば
フッ酸水溶液からなるエツチング液で除去する。続いて
、基板１を、例えば９００℃で熱酸化することによって
、読み出し系ＭＯＳ−ＦＥＴ領域Ｐ１　および高耐圧系
ＭＯＳ・ＦＥＴ領域Ｐ２　に高耐圧系ＭＯＳ・ＦＥＴ用
の厚いゲート酸化膜１１を形成する（第１図（ｆ））。

このゲート酸化膜１１の膜厚は、例えば３５０人である
。

次に、メモリセル領域Ｍおよび高耐圧系ＭＯ３・ＦＥＴ
領域領域　をレジストマスク１２で被覆した後、読み出
し系ＭＯＳ・ＦＥＴ領域領域　のゲート酸化膜１１を、
例えばフッ酸水溶液からなるエツチング液で除去して基
板１を露出させる（第１図（ｇｌｌ）。

その後、メモリセル領域Ｍおよび高耐圧系ＭＯＳ・ＦＥ
Ｔ領域Ｐ２のレジストマスク１２を、例えばドライエツ
チングで除去した後、読み出し系ＭＯＳ・ＦＥＴ領域Ｐ
、の基板１表面の自然酸化膜（図示せず）を、例えばフ
ッ酸水溶液からなるエツチング液で除去する。続いて、
基板１を、例えば９００℃で熱酸化することによって、
読み出し系ＭＯＳ・ＦＥＴ領域Ｐ１　　に薄いゲート酸
化膜１３を形成する（第１図（社））。このゲート酸化
膜１３の膜厚は、例えば１７５人である。

このように、本実施例では、高耐圧系ＭＯ３・ＦＥＴ用
の厚いゲート酸化膜１１を形成する工程と、読み出し系
ＭＯＳ・ＦＥＴ用の薄いゲート酸化膜１３を形成する工
程とで、エツチング液による自然酸化膜の除去が繰り返
されるが、第１層ポリシリコン８上に形成された層間絶
縁膜９の一部を構成する５ｌａＮａ膜がエツチング液に
対する保護膜として作用するため、メモリセル領域Ｍに
残された第１層ポリシリコン８の端部下方のフィールド
絶縁膜５がこのエツチング液でえぐられてしまうことは
ない。

次に、高耐圧系ＭＯＳ・ＦＥＴ領域Ｐ、のゲート酸化膜
１１の下層および読み出し系ＭＯＳ・ＦＥＴ領域Ｐ、の
ゲート酸化膜１３の下層にそれぞれ不純物イオンを打ち
込み、しきい値電圧（Ｖｔｈ）を制御するためのチャネ
ルドープ層１４．１５を形成する。続いて、ＣＶＤ法を
用いて、基板１の表面に第２屡ポリシリコンを被着し、
耐圧特性を向上させるために、例えばＰなどの不純物イ
オンを打ち込んだ後、ＣＶＤ法を用いて、上記第２層ポ
リシリコンの表面に１０例えばタングステンシリサイド
（ＷＳ＋２）を被着する。

その後、メモリセル領域Ｍの第１層ポリシリコン８と、
層間絶縁膜９と、上記第２層ポリシリコンと、タングス
テンシリサイドとをドライエツチングで重ね切りするこ
とによって、第１層ポリシリコン８からなるフローティ
ングゲート１６およびポリサイドからなるコントロール
ゲート１７を形成する。続いて、高耐圧系ＭＯＳ・ＦＥ
Ｔ領域Ｐ２および読み出し系ＭＯＳ・ＦＥＴ領域Ｐｚ　
の第２層ポリシリコンと、タングステンシリサイドとを
ドライエツチングでバターニングすることによって、ポ
リサイドからなるゲート１８を形成する（第１図〔１）
）。

次に、メモリセル領域ＭにＰまたはＡｓなどのｎ形不純
物イオンを打ち込み、ソース・ドレイン領域を構成する
ｎ形見散層１９を形成する。続いて、読み出し系ＭＯＳ
−ＦＥＴ領域Ｐ、および高耐圧系ＭＯＳ・ＦＥＴ領域Ｐ
２　のそれぞれのｎウェル領域２に上記ｎ形不純物イオ
ンを打ち込んでｎ−形波散層２０を形成するとともに、
それぞれのｎウェル領域３にＢなどのｐ形不純物イオン
を打ち込んでｐ−形波散層２２を形成する（第１図（Ｊ
））。

その後、読み出し系ＭＯＳ・ＦＥＴおよび高耐圧系ＭＯ
Ｓ・ＦＥＴをＬ　Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅ
ｄ　Ｄｒａｉｎ）構造とするため、ＣＶＤ法を用いて、
基板ｌの表面に、例えばＳｉＯ□からなる絶縁膜を被着
し、この絶縁膜を異方性ドライエツチングすることによ
って、ゲート１８の側壁にスペーサ２２を形成する。続
いて、読み出し系ＭＯＳ・ＦＥＴ領域Ｐ＋　および高耐
圧系ＭＯＳ・ＦＥＴ領域Ｐ２　のそれぞれのｎウェル領
域２にｎ形不純物イオンを打ち込んでｎ゛形拡散層２３
を形成するとともに、それぞれのｎウェル領域３にｐ形
不純物イオンを打ち込んでｐ゛形形成散層２４形成する
（第１図（財））。

次に、ＣＶＤ法を用いて、基板ｌの表面に、例えばＳｉ
ｎ、絶縁膜と、Ｂ　Ｐ　Ｓ　Ｇ（Ｂｏｒｏ　Ｐｈｏｓｐ
ｈ。

５ｉｌｉｃａｔｅ　Ｇｌａｓｓ）　膜とを順次被着する
。続いて、ＢＰＳＧ膜上に、例えばスパッタ法を用いて
Ａｌ−Ｃｕ−３ｉ合金などからなる導電膜を被着し、こ
の導電膜をドライエツチングでパターニングすることに
よって、配線２７を形成する。最後に、ＣＶＤ法を用い
て、基板ｌの表面に、例えばＰＳＧ（Ｐｈｏｓｐｈｏ　
５ｉｌｉｃａｔｅ　Ｇｌａｓｓ）からなるパフシヘーシ
ョン膜２８を被着することによって、ＭＯＳ・ＥＰＲＯ
Ｍが完成する（第１図（１））。

以上の工程からなる本実施例によれば、下記のような効
果を得ることができる。

（１）、第１層ポリシリコン８上に形成された層間絶縁
膜９の一部を構成するＳｉ３Ｎ４膜がエツチング液に対
する保護膜として作用するため、高耐圧系ＭＯＳ・ＦＥ
Ｔ用の厚いゲート酸化膜１１を形成する工程と、読み出
し系ＭＯＳ・ＦＥＴ用の薄いゲート酸化膜１３を形成す
る工程とで、エツチング液による自然酸化膜の除去が繰
り返されても、第１層ポリシリコン８の端部下方のフィ
ールド絶縁膜５がこのエツチング液でえぐられてしまう
ことはない。

（２）、上記（１）により、第１層ポリシリコン８とそ
の上方に被着した第２層ポリサイドとを重ね切りでエツ
チングしてフローティングゲート１６およびコントロー
ルゲ−）１７を／（ターン形ａする際、上記えぐれの内
部に第２層ポリサイドのエッチ残りが生じる不具合を回
避することができる。

これにより、フィールド絶縁膜５によって互いに隔てら
れたメモリセルのフローティングゲート１６同士が上記
エッチ残りを介して短絡するのを防止することができる
ため、ＥＰＲＯＭの歩留りが向上する。

（３）０層間絶縁１９を約９００℃またはそれ以下の低
温で形成するので、第１層ポリシリコン８に打ち込まれ
た不純物イオンの拡散が抑制され、ゲート酸化膜６との
界面近傍にこの不純物が析出するのを防止することがで
き、フローティングゲートとゲート酸化膜６の界面の電
気特性が向上する。

（４）、上記〔３）により、ゲート酸化膜６の下層に形
成したチャネルドープＮ７の熱拡散を抑制することがで
きるため、メモリセルの短チヤネル効果を抑制すること
ができる。

（５）、フローティングゲートと、高耐圧系ＭＯ３・Ｆ
ＥＴのゲートとを第１層ポリシリコンで形成する従来技
術に右いては、高耐圧系ＭＯＳ・ＦＥＴのインプラ漏れ
の発生を防止するため、第１層ポリシリコンの膜厚を、
例えば２０００Å以上に厚くする必要があったが、本実
施例では、第２層ポリサイドで高耐圧系ＭＯＳ・ＦＥＴ
のゲート１８を形成するので、第１層ポリシリコン８の
膜厚を薄くすることができる。これにより、第１層ポリ
シリコン８からなるフローティングゲート１６の上方に
被着される第２層ポリサイドや、さらにその上方に被着
される導電膜のステップカバレージが向上するため、コ
ントロールゲート１７や配線２７の信頼性が向上する。

（６）１層間絶縁膜９を約９００℃またはそれ以下の低
温で形成し、かつ、高耐圧系ＭＯＳ・ＦＥＴのゲート１
８と、読み出し系ＭＯＳ・ＦＥＴのゲート１８とを第２
層ポリサイドで形成するので、これらのゲー）１８．１
８の下層に形成されたチャネルドープ層１４．１５の熱
拡散による短チヤネル効果を防止することができる。

（７）１層間絶縁膜９を３ｉ０．　と、Ｓ　ｌｓ　Ｎａ
と、ＳｉＯ３との３層絶縁膜で構成したので、第１層ポ
リシリコンの熱酸化で形成した従来のＳ＋Ｏｔ層間絶縁
膜に比べて、高い耐圧特性が得られる。また、カップリ
ング比および層間容量の大きい層間絶縁膜が得られるた
め、データの書き込み特性が向上する。

以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

たとえば実施例では、メモリセルのコントロールゲート
および周辺回路のゲートをポリサイドで形成したが、第
２層ポリシリコン単層で形成してもよい。

また、実施例では、ＥＰＲＯＭに適用した場合について
説明したが、データの消去を電気的に行うＥ　Ｅ　Ｐ　
ＲＯＭ　ヤ７５−／　シー　Ｅ　Ｅ　Ｐ　ＲＯＭ　ｌ：
適用できることはいうまでもない。特に、フローティン
グとコントロールゲートとの間の層間絶縁膜を低温で形
成する本発明によれば、データの消去を電気的に行うフ
ラッシュＥＥＰＲＯＭの場合、拡散層上部のトンネル酸
化膜を介してフローティングゲート１６と拡散層との間
で電子の注入・放出を行う際のトンネル電流の変動が防
止されるので、その消去特性が向上する。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。

すなわち、フローティングゲートと、コントロールゲー
トとを備えたＭＯＳ−ＥＰＲＯＭの製造に際し、上記フ
ローティングゲートを第１層ポリシリコンで形成し、上
記フローティングゲート上の層間絶縁膜をＳｉＯ２と、
Ｓｉ３Ｎ４と、Ｓ＋０とからなる３層絶縁膜で形成し、
上記層間絶縁膜上のコントロールゲートと、周辺回路を
構成する読み出し系ＭＯＳ・ＦＥＴのゲートと、高耐圧
系ＭＯＳ・ＦＥＴのゲートとを第２層ポリサイドまたは
ポリシリコンで形成する請求項１記載の半導体装置の製
造方法によれば、基板上の自然酸化膜を除去する際に用
いるエツチング液によって、第１層ポリシリコンの端部
下方のフィールド絶縁膜がえぐられるのを有効に防止す
ることができる。

また、ＳｉＯ２と、５ｊｉＮａと、ＳｉＯ□　とからな
る上記層間絶縁膜を低温で形成する請求項２記載の半導
体装置の製造方法によれば、第１層ポリシリコンに打ち
込まれた不純物イオンの熱拡散を抑制することができる
ので、フローティングゲートとゲート酸化膜界面の電気
特性が向上する。

【図面の簡単な説明】

第１図（ａ）〜（１）は本発明の一実施例である半導体
装置の製造方法を示す半導体基板の要部断面図である。 １・・・半導体基板、２・・・ｐウェル領域、３・・・
ｎウェル領域、４・・・チャネルストッパ領域、５・・
・フィールド絶縁膜、６，１１゜１３・・・ゲート酸化
膜、？、１４．１５・・・チャネルドープ層、８・・・
第１層ポリシリコン、９・・・層間絶縁膜、１０．１２
・・・レジストマスク、１６・・・フローティングゲー
ト、１７・・・コントロールゲート、１８・・・ケート
、１９・・・ｎ形波散層、２０・・・ｎ−形波散層、２
１・・・ｐ形波散層、２２・・・ｐ−形波散層、２２・
・・スペーサ、２３・・・ｎ゛形拡散層、２４・・・ｐ
゛形形成散層２５・・・絶縁膜、２６・・・ＢＰＳＧ膜
、２７・・・配線、２８・・・パッシベーション膜、Ｍ
・・・メモリセル領域、Ｐ、・・・読み出し系ＭＯＳ・
ＦＥＴ領域、Ｐ２・高耐圧系ＭＯ３ ＦＥＴ領域。

Claims (1)

1. 【特許請求の範囲】 １、フローティングゲートと、コントロールゲートとを
   備えた不揮発性ＭＯＳ・ＦＥＴメモリの製造に際し、前
   記フローティングゲートを第１層ポリシリコンで形成し
   、前記フローティングゲート上の層間絶縁膜をＳｉＯ＿
   ２と、Ｓｉ＿３Ｎ＿４と、ＳｉＯ＿２とからなる３層絶
   縁膜で形成し、前記層間絶縁膜上のコントロールゲート
   と、周辺回路を構成する読み出し系ＭＯＳ・ＦＥＴのゲ
   ートと、高耐圧系ＭＯＳ・ＦＥＴのゲートとを第２層ポ
   リサイドまたはポリシリコンで形成することを特徴とす
   る半導体装置の製造方法。 ２、前記層間絶縁膜を低温で形成することを特徴とする
   請求項１記載の半導体装置の製造方法。 ３、請求項１または２記載の製造方法により得られる半
   導体装置。